userclk和userclk2可以连接到不同的缓冲区吗?-Xilinx-AMD社区-FPGA CPLD-ChipDebug

userclk和userclk2可以连接到不同的缓冲区吗?

描述

userclk和userclk2可以连接到不同的缓冲区吗?

例如,用于userclk2的BUFG和用于userclk的BUFH。

userclk和userclk2不应连接到不同的缓冲区。

这适用于TX和RX USERCLK。

这是因为userclk2和userclk具有相同的阶段要求,如UG476中所述:

“TX / RXUSRCLK和TX / RXUSRCLK2必须是正边沿对齐的, 它们之间的 偏差 尽可能 。因此,低偏移时钟资源(BUFG和BUFR)


应该用来驱动TX / RXUSRCLK和TX / RXUSRCLK2。“

经过测试和认可的时钟配置显示在“用户指南”中。

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