描述
在某些组合下，WVALID / WREADY或RVALID / RREADY信号之间可能存在完全组合路径，可能导致关键时序路径。我该如何解决这个问题？
解
AXI数据宽度转换器和协议转换器内核是构建块，通常在AXI互连IP的实例中推断。
在这些转换器的一些配置中，写或读数据通路由简单的多路复用器组成。
因此，写入/读取数据有效载荷在转换器模块内不是流水线的，而是由互连中的相邻模块流水线化，以便减少寄存器利用率和延迟。
结果，转换器组合地传播写和/或读通道握手信号，根据需要添加选通逻辑。
在某些情况下，这可能导致沿着握手（有效/就绪）或有效载荷（数据，wstrb）路径通过转换器的长组合路径延迟，这可能成为系统设计的关键时序路径。
可以通过检查静态时序报告中的路径段并在网络/单元名称层次结构中查找dwidth转换器（“upsizer”或“downsizer”）或协议转换器（“axi3_converter”）的实例名称来识别这种情况。
AXI模块之间的长组合路径延迟通常可以通过在转换器模块之前（SI侧）或之后（MI侧）沿路径插入寄存器片IP来解决。
通常，启用AXI互连配置对话框中的寄存器片选项将解决时序问题，因为这将在IP内的预定位置插入所有AXI通道的流水线。
作为更精确管理问题的替代方法，请根据关键路径中找到的转换器类型，使用以下准则进行寄存器片放置和最小配置：
缩小器 （AXI数据宽度转换器核心的配置，其中SI宽度> MI宽度）：
1. MI侧：设置B通道=亮，其他通道=旁路。
2. SI侧：如果需要，设置R-channel = Light，其他通道=最初旁路。
3. SI侧：如果需要，还设置W-channel = Light（AW，AR和B保持旁路）。
Upsizer （AXI数据宽度转换器内核的配置，其中SI宽度<MI宽度，FIFO模式=无）：
1. SI侧：设置B通道=亮，其他通道=最初旁路。
2. SI侧：如果需要，还设置W-channel = Full（AW，AR和R保持旁路）。作为替代方案，在MI侧插入另一个reg-slice并将W-channel设置为Light。
AXI4-to-AXI3 （AXI协议转换器的配置）：
1. SI侧：设置W-channel = Full，其他通道= Bypass。
2. MI侧：如果需要，设置B通道= Light，其他通道=最初旁路。
3. MI侧：如果需要，还设置R-channel = Full（AW，AR和W保持旁路）。
如果您希望管道的路径位于AXI互连层次结构内，您可以通过直接实例化相同类型的转换器IP，将其转换到AXI互连接口并将其配置为与互连内部的方式相同。
在验证期间，工具将确定互连中不再需要转换并将其删除。
您现在可以在互连和实例化转换器之间插入reg-slice。
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