Vivado综合 – 由连续分配语句和电线声明引起的“严重警告：[Synth 8-3352]多驱动网络”-Xilinx-AMD社区-FPGA CPLD-ChipDebug
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      问题是由于Verilog中的reg声明和电线声明之间的区别。

      如果您有类型reg的声明，如下所示：

      reg my_signal = initial_value;

      这被视为初始条件。

      但是，如果您的语句如下所示：

      wire my_signal = initial_value;

      这被视为连续的赋值语句而不是初始条件。

      因此，如果my_signal有另一个assign语句，您将获得多驱动的严重警告。

      解决方案是修改您的RTL。

      5年前
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