当使用全局SET/RESET(GSR)时,重置为OUT延迟值是什么?-Lattice-莱迪斯社区-FPGA CPLD-ChipDebug

当使用全局SET/RESET(GSR)时,重置为OUT延迟值是什么?

跟踪报告中没有报告此值。原因是网络在设备中是“隐藏的”。当EPIC被用于寻找该网络时,用户只能找到GSR块,从GSR块的输入到设备中的所有寄存器输出的延迟值(即RST到OUT值)是3NS。如果您使用的是GSR的异步模式,则需要考虑来自控制GSR输入的寄存器输出的延迟。但是,如果您使用的是GSR的同步模式,那么值只有3NS。

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