MIG Zynq LPDDR2 – UG933（v1.3）上CKE引脚的VTT上拉端到VTT的错误指示。-Xilinx-AMD社区-FPGA CPLD-ChipDebug

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MIG Zynq LPDDR2 – UG933（v1.3）上CKE引脚的VTT上拉端到VTT的错误指示。

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描述

在Zynq-7000 SoC PCB设计指南 （UG933 v1.3）的第60页上，LPDDR2 CKE终端更改为从上拉到VTT的下拉。

为什么会有变化？

CKE应该被终止吗？

解

这是文档错误。

对于DDR3，CKE应该只有VTT的上拉。

对于LPDDR2，它应该在CKE上有一个下拉，而不是终止到VTT。

修订记录：

2014年9月19日 – 初步发布

FPGA FPGA-CPLD xilinx Zynq-7000 赛灵思

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