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Randal
2年前更新
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FPGA开源项目 – USB3.0回环传输测试
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FPGA开源项目
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Randal
8年前发布
223次阅读
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为什么LATTICE的MIPI参考设计中XO3用的是ODDRX4而ECP5中用的却是ODDRX2？
请问为什么在LATTICE的MIPI DSI TX参考设计中，XO3的参考设计输出时使用的是ODDRX4，而在ECP5的参考设计中用的却是ODDRX2？
Lattice-莱迪斯
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Randal
8年前发布
446次阅读
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请教与lattice FPGA/CPLD spi配置相关的一些问题
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Lattice-莱迪斯
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Randal
8年前发布
70次阅读
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lattice 有合并bitstream文件跟用户文件的工具吗？
大家好，请问LATTICE有将bitstream和用户数据合并成同一个bin文件的工具吗？ 我要将bitstream跟用户数据写入同一片falsh里。
Lattice-莱迪斯
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Randal
4年前更新
86次阅读
关注
Xilinx FPGA开发工具Vivado IP中的Shared Logic到底是干嘛的？
在很多Vivado的高速接口的IP中，比如Ethernet、PCIe、SRIO的设置中，都会有个Shared Logic的页面：
image-20210903124458...
Xilinx-AMD
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Randal
4年前更新
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Xilinx FPGA的 GTX/GTH/GTY/GTP/GTZ/GTM有什么区别？
首先需要明确的一点是，他们都是高速收发器，只是传输速率同，速率大小为：
GTP < GPX < GTH < GTZ < G...
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Xilinx-AMD
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Randal
4年前更新
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Vivado的Implementation都包含哪些步骤？
Vivado的Implementation主要有三大步：opt_design，会生成opt_desgin.dcpplace_design，会生成place_design.dcproute_design，...
Xilinx-AMD
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Randal
4年前更新
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导出Xilinx FPGA的ILA数据到Python
导出ILA数据在空白处右键，选择Export ILA DataSnipaste_2021-08-19_15-53-47导出csv格式的文件，并选择文件路径和文件名：Sni...
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Xilinx-AMD
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Randal
4年前更新
169次阅读
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Xilinx FPGA Partial Reconfiguration 部分重配置 详细教程
Partial Reconfiguration（部分重配置）在现在的FPGA应用中越来越常见，我们这次的教程以Project模式为例来说明部分重配置的...
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Xilinx-AMD
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Randal
4年前更新
69次阅读
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Vivado中模块封装成edif和dcp
我们完成Vivado的工程后，大部分情况不能把整个工程的源代码都直接给客户或者其他工程师，需要我们先进行一些封装后再给他们...
Xilinx-AMD
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Randal
4年前更新
62次阅读
关注
为什么Xilinx推荐的FPGA工程中使用XPM？
首先，什么是XPM？可能很多人没听过也没用过，它的全称是Xilinx Parameterized Macros，也就是Xilinx的参数化的宏，跟原语的...
Xilinx-AMD
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Randal
4年前更新
74次阅读
关注
Xilinx FPGA RAM IP Core中 Write First Read First和No Change的区别
当我们调用RAMO的IP时，无论是单端口还是双端口模式，都会有个选项：
可能很多人都没注意过这个选项，记得毕业季去华为面试...
+1
Xilinx-AMD
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