1. MIPI部分的FIFO有两个地方可以配置，在compiler_directives.v文件中,关闭下面两个编译参数可以节省EBR RAM的消耗。

   `define word_alignment                          //Turns on byte alignment; aligns byte data to single byte clock cycle based on HS-Sync Sequence
   `define lane_alignment                          //Turns on lane alignment; aligns lanes to same byte clock cycle based on HS-Sync Sequence
   //`define crossclkfifo                            //Adds cross clock fifo and free running clock input to D-PHY RX Interface IP
   

   一般不建议关闭word_alignment，可依情况决定是否关闭lane_alignment， crossclkfifo 如果没有跨时钟域可以关闭。
2. 如果你的slice资源有多余的，可以将部分小的FIFO用Dist RAM(分布式RAM也就是用逻辑搭)进行实现，在生成RAM的IP的配置框里面有这个选项。

老大今天集中修正和回复了好多DDR3的贴子啊，莫非最近在重新学习DDR3？

根据你的描述，过几个小时寄存器就复位，我估计你是用了什么IP，但是这个IP是评估版本的。

你可以在你的工程目录下搜索*.par文件，打开里面看看有没有形如下面这种情况的字符出现：

ngo_xxxx_hardtimer is selected as Global Set/Reset.

[图片]

如果是这样就是IP没有授权，器件的GSR全局复位被连到了IP的硬编码定时器上。

因为XO2 XO3有ODDRX4, ODDRX2,所以优先使用ODDRX4嘛，其实还有一个原因，不过由于涉及到MIPI协议内容，一句话说不清楚。而ECP5只有ODDRX2，所以只能用ODDRX2咯！既然只有ODDRX2，那就再通过逻辑用ODDRX2搭一个ODDRX4出来咯，看来就跟XO2、XO3的参才设计一样了。