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forkwave
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forkwave
3年前更新
60次阅读
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Verilog：parameter、localparam的区别和用法
一、区别
parameter: 可以在实例化时修改参数值
localparam:只能在当前模块使用，不能进行实例化
二、用法
FPGA常见问题
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forkwave
3年前更新
20次阅读
关注
verilog小技巧之深度转化为位宽的function
function integer clogb2(input integer depth);begin
if(depth==0)
clogb2=1;
else if(depth!=0)
FPGA常见问题
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forkwave
3年前更新
297次阅读
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缩短Vivado编译时间（2）：使用增量布局布线
Vivado的增量编译包括增量综合和增量布局布线，通常建议二者同时使用，以有效降低编译时间。下图展示了增量编译对整体编译时间的...
+3
Xilinx-AMD
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forkwave
3年前更新
201次阅读
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缩短Vivado编译时间（3）：使用增量综合
从2019.1版本开始，Vivado引入了增量综合，这有助于工程师进一步降低综合运行时间。该流程既可采用图形界面方式进行也可采用Tcl...
+9
Xilinx-AMD
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forkwave
3年前更新
284次阅读
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缩短Vivado编译时间（4）：时间都去哪儿了
针对特定的设计，就编译时间而言，我们要分析时间都消耗在哪些环节从而有针对性的缩短编译时间。通常，时间可能花费在加载约束上...
+6
Xilinx-AMD
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forkwave
3年前更新
483次阅读
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缩短Vivado编译时间（5）：使用IP Cache
在FPGA设计中，我们几乎不可避免地会使用IP。Vivado提供了多样且丰富的IP，同时还允许用户将自己的RTL代码封装为IP以实现设计复...
+3
Xilinx-AMD
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forkwave
3年前更新
240次阅读
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缩短Vivado编译时间（6）：审视时序约束
在描述时序约束时，一个重要的原则是确保约束简洁高效。简洁高效意味着约束只针对指定的对象，即约束对应的对象的个数（通常这些...
+9
Xilinx-AMD
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forkwave
3年前更新
153次阅读
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技术白皮书 | EasyCDR®——满足您特定需求的定制化解决方案
1. SerDes介绍
SerDes由串行器（Serializer）和解串器（Deserializer）两个英文单词组合而成。SerDes可以通过同轴电缆或双绞线传...
+2
Gowin-高云
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forkwave
3年前更新
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精
set_input_delay如何约束？
首先还是需要明确一点，这个约束没有延迟的作用，如果需要对输入信号做延迟，就要使用IODELAY这种原语。
什么是input_delay？
...
+2
FPGA常见问题
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forkwave
3年前更新
321次阅读
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精
set_output_delay如何约束？
上一篇我们讲过set_input_delay：
set_input_delay如何约束？
什么是output_delay？
顾名思义，output_delay就是指输出端口...
+3
FPGA常见问题
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forkwave
3年前更新
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经过BUFGMUX的时钟该如何约束
时序场景如下图所示，clk0和clk1两个时钟输入，经过BUFGMUX后，输出到后面的逻辑，但同时clk0和clk1还分别驱动了其他逻辑。
此时...
FPGA常见问题
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