1. 同步复位一样会出现亚稳态，只是概率会几乎接近于零，也好出现亚稳态的时间需要长达百年，简单理解由于是在时钟边沿数据才改变降低了概率。实际上任何数字电路都会发生亚稳态，只是如何尽量将其概率降低，这涉及到一个概念叫MTBF，自己上网查一下。
2. 你说的这种情况是肯定会出现亚稳态，这种情况下时序不是不满足的，只是通常认为RST的变化不会那么快,比如RST是外部的开关什么产生的，或者是由内部的同频或更低频产生，如果RST的变化是时钟频率的几分之一，那说明你的时钟频率选的不对。

去淘宝买FPGA加速卡咯，到头发现还是GPU好。。。。

通过示波器抓取A13的分压前后（a、b）的信号和RAS行选通信号，发现分压前后的A13有3~4ns延时，RAS信号分压前的A13对齐，但与分压后的A13不对齐，造成无法采样到A13为高，因此对于DDR3来说A15/A14/A13为低，一致读写1G的内容。

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分压前后延时（黄色为分压前信号，绿色为分压后信号）
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RAS信号和分压后信号波形（黄色为分压后信号，绿色为RAS信号）
RAS为低时，分压后信号还没为高。

像楼上讲的，上位机收不到有很多原因，你自己做了哪些检查和尝试？

这个不错，虽然浅显但看得出来是实践所得！