首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
发布
开通会员
黄金会员
全站资源约8折购买
部分内容免费阅读
VIP用户专属版块
开通黄金会员
钻石会员
全站资源约6折购买
部分内容免费阅读
VIP用户专属版块
一对一技术指导
开通钻石会员
简体中文
繁体中文
English
한국어
日本語
Français
Italiano
Deutsch
Русский
开通会员 尊享会员权益
登录
注册
找回密码
简体中文
繁体中文
English
한국어
日本語
Français
Italiano
Deutsch
Русский
首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
开通会员 尊享会员权益
登录
注册
找回密码
6946
2
更多资料
搜索内容
vishva
他很忙,正在debug...
关注
商品列表
文章
0
收藏
0
评论
1
版块
0
帖子
23
粉丝
2
发布
23
排序
最新发布
最近更新
最新回复
最多查看
最高评分
最多回复
最多收藏
vishva
4年前更新
3493次阅读
关注
精
FPGA通过MII RGMII接口进行UDP以太网数据通信的教程分享
FPGA RGMII GMII MII接口以太网通讯之以太网简介以太网是一种产生较早,使用相当广泛的局域网。其最初是由Xerox(施乐)公司创建...
+19
Anlogic-安路
2
39
分享
vishva
4年前更新
746次阅读
关注
开源PCIe核源代码
PCIe的IP核,给的是完整的工程,包含代码和例程(不是加密的那种IP),学习Verilog同学可以参考,下面内容机翻,我就不详细...
FPGA常见问题
评分
46
分享
vishva
3年前更新
343次阅读
关注
JESD204B接口调试记录
简介近期在项目中需要用到JESD204B接口,而我之前从来没有用过这个接口,所以花了很多时间去搜集资料、查看资料、编写代码、仿...
+16
FPGA常见问题
评分
回复
分享
vishva
4年前更新
342次阅读
关注
FPGA/IC优质开源项目(四)Corundum
1基本介绍Corundum 是一种基于 FPGA 的开源、高性能 NIC 和网络计算平台。功能包括高性能数据路径、10G/25G/100G 以太网、PCI ...
FPGA开源项目
评分
回复
分享
vishva
3年前更新
197次阅读
关注
串行外设接口SPI基于VHDL代码(二)
该帖子部分内容已隐藏
付费阅读
已售 2
3
积分
黄金会员
2
钻石会员
1
登录购买
此内容为付费阅读,请付费后查看
FPGA CPLD资料源码分享
评分
1
分享
vishva
4年前更新
166次阅读
关注
以太网(UDP)开源Verilog专题(二)
导言上一期主要讲解了一些概念性的东西以及工程的恢复,本期主要简单讲一下用到的原语以及仿真FIFO,先仿真FIFO最主要的原因是FI...
+8
FPGA CPLD资料源码分享
评分
1
分享
vishva
4年前更新
161次阅读
关注
VHDL语法总结以及编码风格(二)
本教程使用最新的VHDL标准VHDL-2008,该标准可以提高设计人员的工作效率,并且适合用于数字设计入门课程。目前大多数编译器都支...
FPGA常见问题
评分
回复
分享
vishva
4年前更新
155次阅读
关注
UCOSIII在ZYNQ上教程
在ZYNQ上移植UCOSIII版本:Vivado2018.3UCOS对Xilinx SDK适配的版本:Version1.45注意:目前这个是Micrium官网的最新版本,该版...
FPGA CPLD资料源码分享
评分
回复
分享
vishva
4年前更新
150次阅读
关注
在VScode中自动生成Verilog仿真文件(Python)
一、实现功能1、可以自动创建文件夹2、根据Verilog文件自动生成测试文件模板(TB文件名字是)3、自动打开生成的文件4、自动调取m...
+2
FPGA常见问题
评分
回复
分享
vishva
4年前更新
145次阅读
关注
关于VHDL和Verilog模块互相调用的问题
1、关于如何在VHDL模块调用一个Verilog模块
在VHDL模块声明一个要与调用的Verilog模块相同名称的元件(component),元件的名称...
+5
FPGA常见问题
评分
回复
分享
vishva
4年前更新
143次阅读
关注
串行外设接口SPI(一)
Serial Peripheral Interface (SPI)是主要应用在嵌入式系统中,用于短距离通信的同步串行通信接口规范。该接口是由摩托罗拉在...
+4
FPGA常见问题
评分
回复
分享
vishva
4年前更新
139次阅读
关注
FPGA/IC优质开源项目(七)综合
导言本期主要带来VHDL的开源项目,也是第一次集中发VHDL的IP,包括:AXI-full(VHDL),AXI-lite(VHDL),Datamover(VHDL),M...
FPGA开源项目
评分
回复
分享
加载更多
在手机上浏览此页面
登录
没有账号?立即注册
邮箱
验证码
发送验证码
记住登录
账号密码登录
登录
用户名/手机号/邮箱
登录密码
记住登录
找回密码
|
免密登录
登录
注册
已有账号,立即登录
设置用户名
手机号或邮箱
验证码
发送验证码
设置密码
重复密码
注册
注册即表示同意
用户协议
、
隐私声明
欢迎光临!
ChipDebug入站需知
如发现帐号发垃圾帖或垃圾评论的一律封号!
ChipDebug是一个芯片开发调试分享网站
欢迎您的到来!如果您没有帐户请先点击下方按钮进行
注册
登录
注册
找回密码
积分规则