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等级-LV1-ChipDebug

3年前更新809次阅读

时钟资源（2）：UltraScale/UltraScale+ FPGA

UltraScale是基于20nm工艺制程的FPGA，而UltraScale+则是基于16nm工艺制程的FPGA。尽管两者工艺制程不同，但内部结构是一致的。...

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等级-LV1-ChipDebug

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Vivado2022.2更新，新特性值得关注

1导言Vivado2022.2终于发布，本次比较有意思的更新为IP配置文件由XML修改为JSON以及安装的磁盘空间占用大幅度减小，安装常用的器...

Vivado2022.2更新，新特性值得关注-ChipDebug

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等级-LV1-ChipDebug

4年前更新337次阅读

平头哥开源RISC-V处理器C910仿真

导言
最近花了点时间用VCS仿真了一下平头哥的开源RISC-V架构CPU，跑了几个case，但还没有时间去研究，仅仅是跑了一下，因为官方...

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FPGA常见问题

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等级-LV1-ChipDebug

4年前更新267次阅读

FPGA/IC优质网站以及开源仓库推荐

本期给大家带来一些优质网站和开源仓库，便于大家快速寻找到先要的资料。
代码怎么找？
Github
一些大厂的开源代码基本都在githu...

FPGA/IC优质网站以及开源仓库推荐-ChipDebug

FPGA常见问题

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等级-LV1-ChipDebug

3年前更新211次阅读

时钟资源（3）：Versal ACAP

全局时钟管脚Versal是基于7nm工艺制程的芯片，和UltraScale一样，其内部被分割为矩阵形式的时钟区域（CR，Clock Region）。不同...

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等级-LV1-ChipDebug

3年前更新204次阅读

如何在Vivado中对RTL源文件进行加密

作者：Han Hong，ADM赛灵思工程师
在一些大型项目的设计中，可能会涉及多个公司或者同一公司多个部门之间的协作，在最终归并完整...

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4年前更新161次阅读

FPGA布线拥塞主要原因及解决方法

在FPGA开发设计中，我们可能会经历由于资源占用过高的情况，例如BRAM、LUT和URAM等关键资源利用率达到或超过80%，此时出现时序违...

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FPGA常见问题

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等级-LV1-ChipDebug

3年前更新158次阅读

时钟资源（1）：7系列FPGA

全局时钟管脚7系列FPGA是基于28nm工艺制程。在7系列FPGA中，每个输入/输出区域（I/O Bank）包含50个输入/输出管脚，其中有4对（8...

时钟资源（1）：7系列FPGA-ChipDebug

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等级-LV1-ChipDebug

7年前发布98次阅读

请教LATTICE crosslink fpga的MIPI IP的Interface Clock Frequency怎么设置？

mipi IP里这个频率设置的值对rx有影响吗？

请教LATTICE crosslink fpga的MIPI IP的Interface Clock Frequency怎么设置？-ChipDebug

Lattice-莱迪斯

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等级-LV1-ChipDebug

4年前更新95次阅读

深度学习FPGA实现数据计算

一、前言FPGA以擅长高速并行数据处理而闻名，从有线/无线通信到图像处理中各种DSP算法，再到现今火爆的AI应用，都离不开卷积、滤...

深度学习FPGA实现数据计算-ChipDebug

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FPGA常见问题

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等级-LV1-ChipDebug

4年前更新94次阅读

【干货分享】FPGA管脚的调整技巧

（1）为了方便识别哪些Bank之间可以互调，必须先对FPGA各个Bank进行区分。在原理图编辑界面中，执行图标命令“交叉探针”，单击...

【干货分享】FPGA管脚的调整技巧-ChipDebug

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等级-LV1-ChipDebug

这图得拿放大镜看

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等级-LV1-ChipDebug

4年前更新85次阅读

AMD-Xilinx FPGA功耗优化设计简介

对于FPGA来说，设计人员可以充分利用其可编程能力以及相关的工具来准确估算功耗，然后再通过优化技术来使FPGA和相应的硬...

AMD-Xilinx FPGA功耗优化设计简介-ChipDebug

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