两路SDI输出什么关系？一样的数据是可以的，我调试过uhd sdi,4个sdi用的一个时钟[图片]

谢谢各位，项目解决了。为了确保项目进行，在一块已有的ecp3板卡上验证了两路SerDes发送一路SerDes接收，所以项目直接将ecp5换成了ecp3，型号为LFE-17EA-328，有两路SerDes通道。ecp3通道选择方式是Channel0为Rx and Tx，Channel为Tx Only，两路SerDes发送（1.485Gb/s），一路SerDes接收（1.485Gb/s）均能正常工作。
现在想想ecp5的问题可能还是上面提及的另一路没有用到的SerDes直接悬空导致的。
最后祝给位Lattice开发的伙伴工作顺利！

这是ecp3的接收，发送用的什么芯片？可以调一下发送端SerDes的输出幅值和去加重，看看有没有改善，我调试过ecp3与k7之间的SerDes通信，收发都是没问题的，论坛里面发了一个详细的帖子可以参考

能加qq沟通么？我的qq 643265518，添加的时候注明一下hiFPGA

ecp3 pll ip里面24MHz不好直接生成准确的74.25MHz吧，可能要换个晶振，lattice官网有个文档TN1178，LatticeECP3 sysCLOCK PLL/DLL Design and Usage Guide，你可以看看

上面显示的问题是有有illegal pad connection，ecp3的SerDes管脚是不用约束的，你看看你的约束文件（.lpf）里面有没有问题

lattice官方发布了一个Timing Closure的文档，时序约束的内容介绍的还是比较全，可以参考
[图片]

ecp5是可以的，如下图我用的ecp5型号是LFE5UM-25F，里面只有一个DCU，如下图所示为未锁定前的
[图片]
按下图箭头所示将Lane0、Lane1以及EXTREF等参数拖入DCU对应位置中，锁定管脚
[图片]

可以，但是SerDes传输的速率有个范围的，你上图的Tx部分0.155Gb/s不一定满足最低的发送速率，可以看看你用的器件的手册

谢谢！我这边也遇见了这样的现象，3.10版本有点问题，我在3.10上面生成的PCS，用reveal抓不到波形，CDR失锁，同样的工程换到3.9上面CDR就正常，但是现象还是和上面的现象一样