警告：路由：436 – 路由器检测到不可路由的情况，其中BUFR驱动Virtex-6中的IDELAYCTRL

描述

我在我的设计中使用了IODELAY和IDELAYCTRL元件，并收到以下消息：

警告：路由：436 – 路由器检测到一个或多个连接的不可路由情况。路由器将完成其余部分
设计并将它们保留为未布线。此行为的原因是放置问题或不可路由的放置约束。
为了允许您使用FPGA编辑器来隔离问题，以下是（最多10个）此类不可路由连接的列表：
Unroutable信号：top / signal_1 <1>引脚：top / xyz / idelayctrl_inst0_MapLib_replicate6 / REFCLK
不可路由信号：top / signal_2 <1>引脚：top / xyz / idelayctrl_inst0_MapLib_replicate7 / REFCLK

为什么会这样？

解

出现此问题的原因是IDELAYCTRL应由BUFG而不是BUFR驱动， 如Virtex 6的Select IO Users Guide中所述：

“REFCLK – 参考时钟
参考时钟（REFCLK）为IDELAYCTRL提供时间参考，以校准 同一区域中的 所有 IODELAYE1模块。

这个时钟必须由全局驱动 时钟 缓冲器 （BUFGCTRL）。

REFCLK必须是FIDELAYCTRL_REF指定的ppm容差 （IDELAYCTRL_REF_PRECISION）才能保证指定的IODELAYE1分辨率 （TIDELAYRESOLUTION）。

REFCLK可以直接从用户提供的源或 MMCM提供，并且必须在全局时钟缓冲器上路由。“