论坛标签 ISE_Design_Suite-ChipDebug

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ISE_Design_Suite

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等级-LV2-ChipDebug

2年前更新90次阅读

Place＆Route-DRC警告：PhysDesignRules：372 – 门控时钟。时钟网络长度_模块/长度输出由组合引脚提供

描述我收到以下警告：PhysDesignRules：372 - 门控时钟。时钟网络length_module / length_out由组合引脚提供。解

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等级-LV1-ChipDebug

6年前发布20次阅读

ISE – 每次我想在Linux中启动ISE时，如何避免运行“源设置。（c）sh”？

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等级-LV1-ChipDebug

6年前发布17次阅读

ISE 14.7 Virtex-5 MAP – MAP报告的“设计摘要”部分中的“唯一控制集”是什么？

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6年前发布59次阅读

形式验证 – 常见问题解答（FAQs）

问题描述 Q1） Xilinx是否支持等效性检查和模型检查？ Q2）什么是形式验证？ Q3）为什么Xilinx支持等效性检查？ Q4） Xilinx何时支持模型检查？ Q5）等效性检查是否取代仿真？ Q6）我什么时候应该使用等效性检查？ Q7） Xilinx是否支持XST后流？ Q8）如何使用...

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6年前发布16次阅读

软件客户服务 – 为什么我的订单没有发货？我的订单在哪里？

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6年前发布17次阅读

10.1安装 – 如何注册我的软件？

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6年前发布24次阅读

14.x时序分析/速度文件 – FPGA系列何时支持ISE中速度文件的温度和电压等级？

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6年前发布43次阅读

ISE MAP – 用于调试“Pack：679”和“Pack：2811”失败的主答复记录

问题描述解决/修复方法概述： Pack的示例：679消息：了解消息的三个部分：错误消息的第一部分列出了打包程序无法解析的硬MAP约束。消息的第二部分列出了所涉及的所有约束符号。第三部分和最后一部分描述了封隔器无法解决约束的原因。包的示例：2811...

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6年前发布10次阅读

安装 – 什么是.backup文件，我可以将其删除吗？

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6年前发布14次阅读

Virtex-4 / -II Pro Aurora v3.0 – ISE 10.1 IP更新3的发行说明和已知问题（IP_10.1.3）

问题描述此答复记录包含随ISE 10.1 IP Update 3发布的Virtex-4 / Virtex-II Pro Aurora v3.0 Core的发行说明。解决/修复方法新功能 GUI中的Simplex计时器选项。已解决的问题 Aurora XMDF文件包含未生成的文件的路径。 * _veo.ejava和* _vho.ejava中的非标准...

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6年前发布30次阅读

架构向导，XtremeDSP Slice – 为什么在使用Multiply Accumulate（MACC）架构向导时没有选择BCascade Out Pipeline的选项？

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等级-LV1-ChipDebug

6年前发布11次阅读

10.1到14.7 Virtex-5 MAP – 错误：PhysDesignRules：1577 – 非法布线。 DCM_ADV块…

问题描述我的设计在ISE Design Suite 10.1版中失败，出现以下“非法布线”错误。解决/修复方法此DRC错误消息由DCM_ADV上存在悬空输出信号触发，该信号应该已被修整但未被修整。由于DRC检查正在寻找信号上的特定合法负载引脚，因此在未检测到它时会失败。已...

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6年前发布6次阅读

11.1 ISE – 项目导航器无法在安装了Xerox Phaser 7400打印机的情况下启动

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6年前发布11次阅读

XST – XST for Virtex-6和Spartan-6器件的新特性是什么？

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等级-LV1-ChipDebug

6年前发布13次阅读

许可 – 在哪里可以获取浮动许可证或服务器许可证所需的许可证服务器实用程序？

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等级-LV1-ChipDebug

6年前发布16次阅读

PROMGen – 如何从.mcs文件中获取32位校验和？

问题描述如果.prm文件不可用，如何获取.mcs文件的32位校验和？解决/修复方法您可以使用PROMGen从与.mcs文件一起生成的.prm文件中找到32位校验和。如果.prm文件不可用，则可以运行以下命令重新生成.prm文件，您可以在其中找到32位校验和。（Xilinx答复18884...

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等级-LV1-ChipDebug

6年前发布11次阅读

时序分析器 – 使用自动生成的时序约束VS用户指定的端点，在分析之间使用不同的“时钟到填充”值

问题描述使用自动生成的时序约束（trce -a选项）进行时序分析时，时钟到输出值与用户指定的端点（FF到焊盘）进行时序分析时不同。为什么会这样？解决/修复方法这是预期的行为。这是因为当使用用户指定的端点运行分析时，计算中不包括时钟不确定性，因为不...

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6年前发布4次阅读

14.7 MAP / PAR – 如何测试导致错误的内存限制：可移植性：3个错误？

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6年前发布29次阅读

ISE软件 – 如何编译Xilinx仿真库？

问题描述如何编译Xilinx仿真库？解决/修复方法 http://www.xilinx.com/support/documentation/dt_ise.htm 选择使用的ISE版本。打开命令行工具用户指南（ISE 11.1及更高版本）打开软件手册，然后选择开发系统参考指南（ISE 10.1及更早版本）。 http://www.x...

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6年前发布13次阅读

软件客户服务 – 我应该可以访问最新版本的软件工具，但我只看到评估版本。我如何获得完整版本？

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6年前发布24次阅读

ISE 11.3 NGDBuild – HBLKNM属性上的“警告：ConstraintSystem：119 …”

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等级-LV1-ChipDebug

6年前发布8次阅读

软件客户服务 – 我在下载中心帐户中看不到以前的软件权利。他们在哪？

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等级-LV1-ChipDebug

6年前发布23次阅读

时序分析 – OFFSET OUT数据表 – 什么是“最小（最快）延迟”列

问题描述以下是时序报告中的数据表部分。该设计是源同步设计。在COMP“clk_p”之后TIMEGRP“TS_rate_out”OFFSET = OUT 12 ns; 总线偏移：0.005 ns; --------------- + ---------------- + ---------- + ------ ---------- ----------- + + |最大（最慢）|...

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等级-LV1-ChipDebug

6年前发布5次阅读

MAP与综合之间资源利用变化的原因

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6年前发布52次阅读

NGDBuild – 错误：NGDBuild：995

问题描述以下消息是一个通用错误，旨在捕获约束文件解析失败的情况，这些情况不会被更具体的错误或警告消息覆盖：解决/修复方法确保您的约束文件没有语法错误。以下是一些例子：例1 导致错误的约束是： TIMESPEC TS_test / clk = PERIOD test / clk 70 MHz...

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等级-LV1-ChipDebug

6年前发布78次阅读

14.x Spartan-6 – 使用RISING / FALLING关键字，DDR寄存器无法正常工作

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等级-LV1-ChipDebug

6年前发布17次阅读

13.2 ISIM布线后仿真 – 测试平台是否支持VHDL语言包？

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等级-LV1-ChipDebug

6年前发布17次阅读

MIG v3.92，Spartan-6 LPDDR – MIG支持的最低频率是多少？

问题描述 LPDDR 的最低频率是多少？解决/修复方法 LPDDR规范中的最小频率为10MHz。修订记录： 08/13/2014 - 初次发布。

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等级-LV1-ChipDebug

6年前发布12次阅读

ISE – 支持Windows XP模式或其他虚拟机环境

问题描述 Xilinx是否支持在虚拟机环境（如VMWare，Windows XP Mode或VirtualBox）中运行ISE Design Suite。解决/修复方法 Xilinx软件测试团队在特定操作系统和版本上测试和鉴定各种版本的ISE Design Suite。（Xilinx答复18419）了解更多详情。虽然ISE Desi...

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等级-LV1-ChipDebug

6年前发布9次阅读

14.7 ISE MAP – 如何为特定逻辑实例部分控制或禁用全局优化（-global_opt）？

问题描述在MAP中启用全局优化时，它会优化整个设计。解决/修复方法 Global Opt不会优化具有应用于实例或网络的“S”属性的逻辑。例子： INST“ff_name”S; NET“net_name”S;

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