MIG Virtex-6 v3.92 DDR3 – 使用VHDL生成的设计时，示例设计可能会失败

描述

发现版本： MIG Virtex-6和Spartan-6 v3.92
版本已解决：未解决

MIG Virtex-6 v3.92 DDR3 VHDL示例设计可能会在以下约束上失败时序：

时序约束：TS_c1_u_infrastructure_clk_pll = PERIOD TIMEGRP
“c1_u_infrastructure_clk_pll”TS_sys_clk_f0 / 0.5 HIGH 50％;
有关更多信息，请参阅“时序收敛用户指南”（UG612）中的“时段分析”。

分析了64717个路径，分析了22311个端点，112个端点失败
检测到112个定时错误。 （112个设置错误，0个保持错误，0个组件切换限制错误）
最短期限为4.336ns。

解

请使用Verilog生成的设计作为解决方法，因为此问题仅影响MIG Virtex-6 FPGA DDR3 VHDL设计。

修订记录
10/16/2012 – 初始版本