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等级-LV2-ChipDebug

2年前更新245次阅读

7系列MIG DDR3 SRAM – DDR3接口的DCI VRP / VRN参考电阻值是多少？

描述MIG对DDR3接口使用SSTL15_T_DCI（DQ）和DIFF_SSTL15_T_DCI（DQS）。 7系列FPGA SelectIO资源用户指南声明“分离终端DCI使用两个电阻值（2R）的两个电阻创建一个戴维宁等效电路。”这导致VRN / VRP参考电阻为100欧姆，以实现50欧姆的戴维宁等效终端。 Virt...

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等级-LV1-ChipDebug

6年前发布16次阅读

MIG ML461 – DDR2接口将两个芯片选择连接在一起，用于双列DDR1 / DDR2 DIMM（DDR2_DIMM_BY0_7_CS_N）

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6年前发布86次阅读

MIG v2.0 – 如何更改刷新率？

问题描述在MIG生成的控制器设计中，刷新率设置为7.8微秒。解决/修复方法从MIG 2.1发布开始， MIG用户指南中提供了此信息。有关详细信息，请参阅MIG用户指南。更改Virtex-5 DDR和DDR2接口的刷新率更改顶级参数TREFI_NS，以设置选定的刷新间隔（以纳秒为单...

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6年前发布15次阅读

MIG 1.5 – DDR / DDR2 SDRAM引脚分配是否有任何限制？

问题描述 DDR / DDR2 SDRAM引脚分配是否有任何限制？注意：从MIG 1.6开始，所有引脚指南都包含在MIG用户指南的内存实施指南章节中。有关MIG引脚分配的最新信息，请参阅“用户指南”。 http://www.xilinx.com/products/intellectual-property/MIG.htm 解决/修...

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等级-LV1-ChipDebug

6年前发布54次阅读

MIG Spartan-3系列FPGA DDR / DDR2 – 可以修改Spartan-3 FPGA MIG设计以支持深存储器配置吗？

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6年前发布39次阅读

MIG v1.6 – 支持哪些第三方存储器件？

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6年前发布6次阅读

MIG Virtex-6 DDR2 / DDR3 – JEDEC规范

问题描述 MIG设计助手的这一部分侧重于JEDEC规范，因为它适用于MIG Virtex-6 DDR3 / DDR2 FPGA设计。您将在下面找到与您的具体问题相关的信息。注意：本答复记录是Xilinx MIG解决/修复方法中心（Xilinx答复34243）的一部分。 Xilinx MIG解决/修复方法中心可...

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6年前发布11次阅读

MIG – 我如何仿真VHDL设计，因为MIG只提供Verilog Micron内存模型？

问题描述从MIG v2.0开始，MIG输出Verilog和VHDL测试平台文件。但是，MIG仅提供Verilog内存模型。如何仿真VHDL设计？解决/修复方法许多仿真器支持多语言仿真，允许您使用Verilog模型仿真VHDL控制器设计。但是，在许多情况下，必须购买Verilog和VHDL许可证。如...

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6年前发布17次阅读

MIG v2.0 – 如何将DDR2 SDRAM用户界面的地址映射到自动预充电位A10？

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6年前发布13次阅读

MIG v1.7 – ISE 9.1i MIG v1.7的发行说明和已知问题

问题描述本答复记录包含MIG v1.7的发行说明，包括以下内容：软件支持平台支持器件支持新功能 Bug修复已知的问题安装说明入门解决/修复方法软件支持所有MIG设计均已通过ISE 9.1.01i和Synplicity 8.6.03i进行测试。平台支持 Microsoft Windows XP（32位） ...

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6年前发布10次阅读

MIG v2.0 – 针对DDR / DDR2 SDRAM接口的Spartan-3 / -3E / -3A存储器实现指南

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6年前发布8次阅读

MIG v2.2 – 为什么需要对Spartan-3A入门套件板文件“Readme.txt”中列出的“rtl”和“sim”文件进行手动修改？

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6年前发布9次阅读

MIG v2.0 – 如何确定PAR模板布线是否适用于Spartan-3 DDR / DDR2 SDRAM设计？

问题描述用于捕获MIG输出的所有Spartan-3系列存储器设计中的数据的本地时钟方案需要布局和布线（PAR）模板布线以正确放置延迟的选通和数据位。解决/修复方法从MIG 2.1版本开始，可在MIG用户指南> DDR2调试指南中找到此信息。有关详细信息，请参阅MIG用户...

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6年前发布9次阅读

MIG v2.0 – 支持哪些内存解决方案以及频率是多少？

问题描述随着ISE 9.2i设计工具支持MIG 2.0的发布，支持哪些内存解决方案以及频率是多少？解决/修复方法从MIG 2.1发布开始，MIG用户指南中提供了此信息。

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6年前发布31次阅读

MIG v2.0 – Virtex-5 DDR2 SDRAM仿真已知问题

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6年前发布14次阅读

MIG v2.0 – 当CL = 3且AL = 0处于低频时，Virtex-5 DDR2 SDRAM设计可能会遇到设置违规

问题描述由于MIG v2.0 Virtex-5 DDR2 SDRAM参考设计的约束方式，当CL = 3且AL = 0处于低频（通常低于200 MHz）时，可能会发生设置违规。解决/修复方法提供MIG v2.0 Virtex-5 DDR2 SDRAM参考设计的UCF包括FROM-TO约束以覆盖多周期路径。已知所覆盖的路径难以...

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6年前发布6次阅读

MIG v2.0 – MIG Virtex-4 DDR2直接时钟设计在较慢频率（170 MHz以下）下发生校准失败

问题描述 MIG v2.0提供的Virtex-4 FPGA DDR2直接时钟设计可能在特定转角情况下在较慢频率（170 MHz以下）下可靠校准时出现问题。此问题将在硬件中体验，并且可能发生在任何或所有DQS组上。解决/修复方法在校准期间，直接时钟算法在递增DQ IDELAY抽头的同时在...

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6年前发布13次阅读

MIG v2.0 – SL361板文件生成MAP错误，“错误：包：1107 – 无法将符号组合到单个DIFFS组件中”

问题描述随MIG 2.0提供的SL361电路板文件包含一个布局错误，其中“cntrl0_ddr_ck [1]”连接到N引脚，“cntrl0_ddr_ck_n [1]”连接到P引脚，如下所示： NET“cntrl0_ddr_ck [1]”LOC =“E1”; NET“cntrl0_ddr_ck_n [1]”LOC =“E2”; 这些时钟由OBUFDS驱动，...

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6年前发布12次阅读

MIG v2.0 – 接受反向电流需要VTT终端电压吗？

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6年前发布8次阅读

MIG v2.2 – 当选择顶部和底部存储体时，较大Spartan-3器件的DDR / DDR2 SDRAM设计不满足133 MHz

问题描述 MIG工具和文档列出了使用顶部和底部组配置的所有Spartan-3 DDR / DDR2 SDRAM设计的最大频率支持为133 MHz。解决/修复方法这些较大器件中的长本地时钟布线延迟导致在读取数据时序分析中超过数据有效窗口。因此，在XC3S2000，XC3S4000和XC3S5000器件...

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6年前发布10次阅读

MIG – 如何修改Virtex-4 DDR2深度设计以支持150 MHz以上的频率？

问题描述 MIG支持高达150 MHz的Virtex-4 DDR2 SDRAM深度设计。我需要对代码或参数进行哪些更改才能使用更快的频率？注意： Xilinx仅支持高达150 MHz的深度设计。解决/修复方法以下步骤描述了如何在示例设计中将150 MHz设计转换为200 MHz： 1.将INFRASTRUCTU...

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6年前发布13次阅读

MIG v2.1 – Virtex-5 DDR2 SDRAM 144位ECC设计在综合期间失败

问题描述用于Virtex-5 FPGA的MIG v2.1 DDR2 SDRAM设计在usr_rd.v / .vhd文件中出现144位ECC设计错误。此错误会在综合期间导致多源错误。解决/修复方法在usr_rd.v / .vhd文件中，未正确处理sb_ecc错误和db_ecc_error，这会导致XST中出现以下错误： “错误：Xs...

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6年前发布44次阅读

MIG v2.2 – 更新MIG v1.73或更早版本的设计需要手动修改更新的UCF / RTL文件以考虑CQ_n（CQ＃）引脚

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6年前发布13次阅读

MIG v2.2 – 使用Reserve Pins选项时，Virtex-5 QDRII x18 36位设计的引脚分配不正确

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6年前发布11次阅读

当数据读取存储区位于x18 36位设计的两个不同列时，MIG v2.2，QDRII Virtex-5 – DCI_CONFIG设置在UCF中不正确

问题描述为Virtex-5生成x18 36位QDRII设计时，如果在两个不同的列中选择了两个数据读取存储区，则生成的UCF文件包含错误的DCI级联设置。错误：Bitgen：282 - Bank 18不能被指定为DCI从站，因为它已经有不同的DCI设置。内存接口解析/修复方法的用户指南（UG...

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6年前发布13次阅读

MIG v2.2 – DDR2 / QDRII多控制器设计需要修改用户测试平台，以便为两个存储器提供时钟和复位信号

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6年前发布13次阅读

MIG v2.3 – Spartan-3系列DDR设计不支持突发长度= 2

问题描述 Spartan-3系列DDR MIG设计列出了对突发长度为2的设计的支持。解决/修复方法当存储器BL设置为2并执行单周期读取时，数据不正确。

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6年前发布18次阅读

MIG v2.2 – 为什么Spartan-3代DDR / DDR2 SDRAM设计需要环境变量“XIL_PAR_ALIGN_USER_RPMS”，是否可以将其删除？

问题描述 Spartan-3系列DDR / DDR2 SDRAM MIG设计包括物理层内的抽头延迟电路;有关详细信息，请参阅（ Xilinx XAPP454 ）：“用于Spartan-3系列FPGA的DDR2 SDRAM接口”： http ： //www.xilinx.com/support/documentation/application_notes/xapp454.pdf 适当...

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6年前发布11次阅读

MIG v2.3，Virtex-5 DDR2 – CLK和CLK90有关吗？

问题描述如果在禁用“使用DCM”选项的情况下生成Virtex-5 DDR2 SDRAM设计（无DCM设计），则在UCF中如下限制CLK和CLK90如下： NET“clk_0”TNM_NET =“SYS_clk_0”; 根据这些约束，看起来时钟是不相关的，因为CLK和CLK90具有绝对周期约束。如果您在启用“使用...

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等级-LV1-ChipDebug

6年前发布24次阅读

MIG V2.3 + Virtex-5 DDR2 – 为什么MIG将Virtex-5 FPGA双列DDR2 SDRAM的最大频率限制在150 MHz？

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