MIG 7系列DDR3 / DDR2 – 使用2：1内核时，在PRBS读取均衡阶段校准失败

描述

发现版本： MIG v1.7
版本已解决：请参阅（Xilinx答复45195）

注意：此答案记录和包含的补丁已被（Xilinx答复53420）替换 。请访问此答案记录。

MIG 7系列DDR3 / DDR2设计在校准的最后阶段失败，PRBS读取均衡，当针对2：1控制器时。

解

这是由于RTL代码中的2：1操作错误。解决方法详述如下。

调试信号不包括PRBS读取电平的错误标志。要确定PRBS读取校平期间校准是否失败，请检查dbg_rdlvl_done [0] = 1和init_calib_complete = 0。这将表示PRBS Read Leveling，Read Leveling Stage 1成功完成之前的阶段。因为PRBS校准是最后阶段，您可以知道在最后阶段发生的故障。

要解决此RTL错误，请执行以下操作：

1.打开user_design / rtl / phy / mig_7series_v1_7_ddr_phy_prbs_rdlvl.v模块并找到第414行：

如果（mux_rd_valid_r）开始，则结束其他//需要更新为rd_valid_r1
compare_err_r0 <= #TCQ（mux_rd_rise0_r2！== compare_data_r0）;
compare_err_f0 <= #TCQ（mux_rd_fall0_r2！== compare_data_f0）;
compare_err_r1 <= #TCQ（mux_rd_rise1_r2！== compare_data_r1）;
compare_err_f1 <= #TCQ（mux_rd_fall1_r2！== compare_data_f1）;
compare_err <= #TCQ（compare_err_r0 | compare_err_f0 |
compare_err_r1 | compare_err_f1）;

2.将第414行的mux_rd_valid_r替换为rd_valid_r1。

3.再次实施设计。 PRBS校准现在应该成功通过。

修订记录
10/16/12 – 初始版本
12/11/12 – 次要更新