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MIG_7_Series

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等级-LV2-ChipDebug

2年前更新118次阅读

Xilinx MIG 7系列设计助手 – 使用VCS仿真MIG DDR3示例设计

描述MIG 7系列不支持VCS仿真，仅支持MIG v2.0 Rev1之前的ISE仿真，Vivado仿真器和ModelSim。创建此答复记录是为了帮助需要使用VC...

Xilinx MIG 7系列设计助手 - 使用VCS仿真MIG DDR3示例设计-ChipDebug

Xilinx MIG 7系列设计助手 - 使用VCS仿真MIG DDR3示例设计-ChipDebug

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等级-LV1-ChipDebug

6年前发布23次阅读

MIG Virtex-6和7系列DDR3 – 飞越拓扑要求

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等级-LV1-ChipDebug

6年前发布47次阅读

MIG – 同时切换噪声（SSN）计算

问题描述在以前的FPGA架构中，MIG在Bank Selection屏幕中包含了WASSO（加权平均同时切换输出）限制字段。这使用户能够通过FPGA WASSO计算器根据独立计算输入WASSO限值。适用于Virtex-6,7系列和UltraScale FPGA的MIG工具不包括WASSO限制。用于分析同时切换...

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等级-LV1-ChipDebug

6年前发布72次阅读

MIG 7系列RLDRAM II和QDRII + – K / K＃时钟偏差会导致校准失败

描述找到版本： v1.3 已解决的版本和其他已知问题：请参阅（Xilinx答复45195）。在某些情况下，由于发送到存储器的K / K＃输出时钟发生偏斜，MIG 7系列RLDRAM II和QDRII +设计可能无法校准。这可能导致地址和数据错误地输入内存并导致校准失败。解造成这...

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等级-LV1-ChipDebug

6年前发布14次阅读

Kintex-7 – 通用工程样本（ES）已知问题主答复记录

描述此答复记录突出了与软件和IP相关的Kintex-7 FPGA通用工程样本（ES）程序的重要要求和已知问题。这些项目与针对Kintex-7 325T和410T通用ES器件（标记为CES）的设计特别相关。可能存在其他硅限制，因此请在线参考7系列FPGA勘误表。勘误文档还概述了特定的...

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6年前发布23次阅读

MIG 7系列v1.4 RLDRAM II – 在RTL中关闭DEBUG_PORT时综合失败

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6年前发布32次阅读

在使用NCSIM进行仿真时，MMCME2_ADV Unisim Model未声明LOCKED

描述在使用NCSIM进行仿真时，MMCME2_ADV Unisim模型未声明LOCKED。解这是MMCME2_ADV模型的已知问题。在Cadence NCSIM 11.1中仿真MIG 7系列（v1.5）示例设计时，观察到了此问题的影响。由于来自基础设施MMCM（mmcm_i）的LOCK信号不可用，设计未被校准。此...

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6年前发布41次阅读

7系列MIG DDR3 SDRAM – 高范围（HR）存储区中是否需要DQ和DQS上的外部端接？

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6年前发布43次阅读

MIG 7系列DDR3 – FPGA与DDR3 SDRAM之间的建议走线阻抗是多少？

描述对于MIG 7系列DDR3设计，Xilinx是否规定了FPGA和DDR3 SDRAM之间的建议走线阻抗？注意：此答复记录是Xilinx MIG解决方案中心的一部分（Xilinx答复34243） Xilinx MIG解决方案中心可用于解决与MIG相关的所有问题。无论您是使用MIG开始新设计还是对问题进...

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6年前发布74次阅读

MIG 7系列v1.2 v1.3 – 由于时序模型错误导致PHY硬块出现设置错误

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6年前发布100次阅读

MIG 7系列DDR3 / DDR2 – 动态校准和周期性读取行为

描述 MIG 7系列DDR3 / DDR2设计包括两个动态校准功能，可确保在电压和温度范围内实现最大的数据捕获容限。在Phaser_IN内的每次读取期间执行动态校准，以根据需要连续调整。当总线空闲或执行写入并且在1微秒内未执行读取时，执行定期读取以准备后续读取。该答...

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6年前发布74次阅读

MIG 7系列DDR3 / DDR2 – 从现有PLL资源生成参考时钟

描述 7系列DDR3 / DDR2 MIG设计有两个时钟输入，即参考时钟和系统时钟输入。参考时钟驱动设计中的IODELAYCTRL组件，而系统时钟...

MIG 7系列DDR3 / DDR2 - 从现有PLL资源生成参考时钟-ChipDebug

MIG 7系列DDR3 / DDR2 - 从现有PLL资源生成参考时钟-ChipDebug

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等级-LV2-ChipDebug

6年前发布25次阅读

MIG 7系列v1.2 DDR3 – 在UG586中未记录SIM_BYPASS_INIT_CAL选项

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6年前发布63次阅读

MIG 7系列v1.3 DDR3 / QDRII + / RLDRAM II – 13.3不支持Synplify Pro

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6年前发布12次阅读

MIG 7系列v1.2 DDR3 – SIM_BYPASS_INIT_CAL =“OFF”仅支持硬件，不支持行为仿真

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等级-LV2-ChipDebug

6年前发布9次阅读

MIG 7系列v1.3 RLDRAM II – MAP参数和UCF约束生成错误导致实施失败

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6年前发布11次阅读

MIG 7系列v1.3 DDR3 / QDRII + / RLDRAM II – 无法进行过去的库选择或系统引脚选择页面

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等级-LV2-ChipDebug

6年前发布10次阅读

MIG 7系列v1.3 DDR3 / QDRII + / RLDRAM II – 系统时钟周期计算中的截断问题

描述 MIG 7系列v1.3截断系统时钟周期，这会导致仿真中某些存储器时序参数的组件切换限制错误和错误消息。此问题仅出现在350 MHz以上的输入时钟频率上。解 MIG 7系列v1.3要求用户在时钟向导的帮助下选择从所选输入时钟频率导出的存储器时钟周期。在此过程中，...

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6年前发布11次阅读

MIG 7系列v1.2 DDR3 – 1.0V的最低Vccint要求，可实现1600 Mbps的性能

描述 MIG 7系列v1.2 DDR3设计要求最低Vccint为1.0V至1.03V，以实现1600 Mbps的性能。解这是MIG 7系列v1.2 DDR3设计的局限性的结果，该设计现已在13.3 MIG 7系列v1.3版本中得到解决。因此，客户需要升级到MIG 7系列v1.3，因为Vccint限制不再存在。

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6年前发布15次阅读

MIG 7系列v1.3 DDR3 – 当CKE和ODT分配给与剩余地址/控制信号分开的字节组时，MAP参数不正确（错误：路由：471）

描述当CKE和ODT分配给与剩余地址/控制信号分开的字节组时，MIG v1.3 DDR3 SDRAM设计会错误地生成MAP参数，从而导致实现期间出现路由故障。只有在MIG工具中启用“调试”选项时才会出现此问题。这是因为路由工具正在尝试将调试逻辑放入CKE / ODT字节组片中。实...

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6年前发布14次阅读

MIG 7系列v1.3 DDR3 – 示例设计在启用调试功能的情况下不会在硬件中生成任何流程

描述在硬件中启用调试功能（DEBUG_PORT ==“ON”）的情况下运行MIG 7系列v1.3 DDR3示例设计时，不会生成流程。解这是设计中的已知问题，仅在启用调试功能时才会出现。要解决此问题，请在example_top.v模块中找到以下代码段：生成 if（DEBUG_PORT ==“ON”）...

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6年前发布28次阅读

MIG 7系列 – 如何使用DIFF_TERM_SYSCLK和DIFF_TERM_REFCLK参数

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6年前发布15次阅读

MIG 7系列v1.3 DDR3 – 某些配置会导致设计在仿真中失败校准

描述在某些配置中，MIG 7系列v1.3 DDR3 SDRAM设计在仿真期间坚持校准，适用于“Phy到控制器时钟比”为1（nCK_PER_CLK = 2）的所有情况，在某些情况下也适用于“Phy到控制器时钟比” 4（nCK_PER_CLK = 4）。这些问题可能会影响硬件仿真，并且是其中一个RTL参数...

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6年前发布25次阅读

MIG 7系列DDR3 / DDR2 – 在CKE和ODT放置时验证引脚选择失败

描述从MIG 7系列v1.4开始，MIG工具现在遵循以下对ODT和CKE的放置要求，如7系列FPGA存储器接口解决方案用户指南（ UG586 ）中所述：与所有其他地址/控制引脚一样，CKE和ODT必须位于地址/控制字节通道中;它们不能位于数据字节通道中。 CKE和ODT（或任何其他地...

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6年前发布34次阅读

7系列MIG DDR3 / DDR2的设计咨询 – 更新了CKE和ODT的引脚布局规则;必须验证现有的UCF

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6年前发布44次阅读

MIG 7系列DDR2 / DDR3 – 内存控制器延迟

描述 MIG 7系列DDR3 / DDR2内核的整体可读性取决于内存控制器配置的方式，但主要取决于目标流程/访问模式。读取延迟是从UI或本机接口接受读取命令的点开始测量的。通常，读取延迟根据以下几个参数而变化： - 发出读命令之前管道中已有的命令数 - 是否需要发出...

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6年前发布32次阅读

MIG 7系列v1.4 DDR2 / DDR3 – OCLK_DELAY校准

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6年前发布46次阅读

MIG 7系列v1.4 DDR3 – 为多控制器设计生成非布线设计

描述在MIG v1.3-v1.4中，对于多控制器设计，在存储区选择期间，可以将多个系统时钟引脚分配给同一存储区中的不同CC_P / N引脚。如果同一个存储区还为其中一个存储控制器分配了字节组，则会出现不可路由的情况。解由于可用的CMT Backbone路由数量有限，此配...

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6年前发布12次阅读

MIG 7系列DDR3 – 多控制器设计无法在MIG中生成

描述生成MIG 7系列DDR3多控制器设计时，MIG工具不会通过Bank Selection页面或System Signals Selection页面。这些是有效的方案，但MIG不提供有效的消息来指导用户。此答复记录贯穿这些方案，并为用户提供了继续操作的步骤。解各种场景如下：如果所选目标器...

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6年前发布12次阅读

MIG 7系列（所有设计） – 系统/参考时钟引脚不能在两个组Zynq器件中选择

描述某些Zynq器件只有两个库。当两个存储体选择用作存储器引脚时，将没有可用于分配系统控制或参考时钟引脚的存储体。因此，系统控制和参考时钟未显示引脚。在没有分配引脚的情况下实现设计时，设计在Map期间失败，因为没有引脚可用于系统控制和参考时钟引脚...

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