使用Synplify作为综合工具时,MIG 7系列DDR3 / DDR2  –  DQS_AUTO_RECAL参数会导致错误-Xilinx-AMD社区-FPGA CPLD-ChipDebug

使用Synplify作为综合工具时,MIG 7系列DDR3 / DDR2 – DQS_AUTO_RECAL参数会导致错误

描述

发现版本:MIG 1.7

MIG系列设计根据内核的配置设置DQS_AUTO_RECAL参数。

此参数在模块user_design \ rtl \ phy \ mig_7series_v1_7_ddr_byte_lane.v中定义

使用XST时,此参数设置正确,但Synplify不正确。

要解决此问题,请修改user_design \ rtl \ phy \ mig_7series_v1_7_ddr_byte_lane.v模块中DQS_AUTO_RECAL参数的设置,如下所示:

原始代码:

localparam DQS_AUTO_RECAL =(BANK_TYPE ==“HR_IO”|| BANK_TYPE ==“HRL_IO”||(BANK_TYPE ==“HPL_IO”&& TCK> 2500))? 1:0;

修改代码:

localparam DQS_AUTO_RECAL =(BANK_TYPE ==“HR_IO”|| BANK_TYPE ==“HRL_IO”||(BANK_TYPE ==“HPL_IO”&& TCK> 2500))? “1”:“0”;

请登录后发表评论

    没有回复内容