MIG 7系列DDR3 / DDR2 – 生成的RTL参数，UCF约束和信号描述

6年前发布

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描述

MIG 7系列设计助手的这一部分重点介绍生成的MIG 7系列DDR3 / DDR2设计的信号，UCF约束和参数说明。请根据您的具体问题查看以下部分。

注意：此答复记录是Xilinx MIG解决方案中心（Xilinx答复34243）的一部分。 Xilinx MIG解决方案中心可用于解决与MIG相关的所有问题。无论您是使用MIG开始新设计还是对问题进行故障排除，都可以使用MIG解决方案中心来指导您获取正确的信息。

解

参数说明
MIG 7系列DDR3 / DDR2设计通过众多顶级参数和local-rtl参数进行参数化。 local-rtl参数不会更改，也不应由用户编辑。基于GUI选择和引脚输出，MIG正确设置顶级rtlparameters。 DDR2和DDR3存储器接口解决方案>自定义7系列FPGA的核心部分存储器接口解决方案用户指南包括详细说明每个顶级rtl参数的表。这些参数包括设置信号宽度，仿真选项，时钟设置，存储器控制器操作，SDRAM配置以及基于引脚输出的硬块映射。

生成MIG 7系列内核后对引脚输出的更改应通过MIG 7系列工具中的验证UCF和更新设计功能进行。顶级rtl参数，如BYTE_LANES_B *，DATA_CTL_B *，PHY _ * _ BITLANES，* _MAP（即ADDR_MAP）是根据MIG 7系列产生的引脚输出专门设置的。这些映射参数设置和UCF LOC约束的组合设置了硬块的适当路由和使用。对引脚输出的更改使这些设置无效。

UCF约束
UCF不仅包括生成设计的时序约束和引脚LOC，还包括PHY和时钟结构中使用的硬块的LOC和配置约束。上述映射参数与硬块URF LOC约束的组合设置硬块的适当路由和使用。必须通过Verify UCF和Update Design运行对MIG 7系列生成的引脚输出的修改，以确保所有UCF约束和rtl参数都正确。以下是这些展示位置/配置限制的示例：

Phaser_OUT LOC约束：
INST“* / ddr_phy_4lanes_0.ddr_phy_4lanes / ddr_byte_lane_D.ddr_byte_lane_D / phaser_out”LOC = PHASER_OUT_PHY_X1Y11;
INST“* / ddr_phy_4lanes_0.ddr_phy_4lanes / ddr_byte_lane_C.ddr_byte_lane_C / phaser_out”LOC = PHASER_OUT_PHY_X1Y10;
INST“* / ddr_phy_4lanes_0.ddr_phy_4lanes / ddr_byte_lane_B.ddr_byte_lane_B / phaser_out”LOC = PHASER_OUT_PHY_X1Y9;
INST“* / ddr_phy_4lanes_0.ddr_phy_4lanes / ddr_byte_lane_A.ddr_byte_lane_A / phaser_out”LOC = PHASER_OUT_PHY_X1Y8;

Phaser_IN LOC和配置约束：

INST“* / ddr_phy_4lanes_0.ddr_phy_4lanes / ddr_byte_lane_A.ddr_byte_lane_A / phaser_in_gen.phaser_in”LOC = PHASER_IN_PHY_X1Y8 | DQS_AUTO_RECAL = 0 | DQS_FIND_PATTERN = “000”;

OUT_FIFIO，IN_FIFO，PHY_CONTROL，PHASER_REFLOC约束条件：

INST“* / ddr_phy_4lanes_0.ddr_phy_4lanes / ddr_byte_lane_D.ddr_byte_lane_D / out_fifo”LOC = OUT_FIFO_X1Y11;
INST“* / ddr_phy_4lanes_0.ddr_phy_4lanes / ddr_byte_lane_C.ddr_byte_lane_C / out_fifo”LOC = OUT_FIFO_X1Y10;
INST“* / ddr_phy_4lanes_0.ddr_phy_4lanes / ddr_byte_lane_B.ddr_byte_lane_B / out_fifo”LOC = OUT_FIFO_X1Y9;
INST“* / ddr_phy_4lanes_0.ddr_phy_4lanes / ddr_byte_lane_A.ddr_byte_lane_A / out_fifo”LOC = OUT_FIFO_X1Y8;

INST“* / ddr_phy_4lanes_0.ddr_phy_4lanes / ddr_byte_lane_A.ddr_byte_lane_A / in_fifo_gen.in_fifo”LOC = IN_FIFO_X1Y8;

INST“* / ddr_phy_4lanes_0.ddr_phy_4lanes / phy_control_i”LOC = PHY_CONTROL_X1Y2;

INST“* / ddr_phy_4lanes_0.ddr_phy_4lanes / phaser_ref_i”LOC = PHASER_REF_X1Y2;

计时LOC约束：
INST“* / u_ddr3_infrastructure / plle2_i”LOC = PLLE2_ADV_X1Y2;
INST“* / u_ddr3_infrastructure / mmcm_i”LOC = MMCME2_ADV_X1Y2;

信号描述

用户界面信号及其描述可在“ 7系列FPGA存储器接口解决方案用户指南 ”的“核心架构” – >“用户界面”和“与核心接口” – >“用户界面”部分找到。
本机接口信号及其描述可在“ 7系列FPGA存储器接口解决方案用户指南 ”的“核心架构” – >“本机接口”“与核心接口” – >“本机接口”部分中找到。
物理接口信号及其描述可在“ 7系列FPGA存储器接口解决方案用户指南 ”的“核心架构” – >“存储器控制器到PHY接口”和“与核心接口” – >“物理层接口”部分找到。

另请参见仅PHY设计指南（Xilinx答复51204）

有关调试信号的信息，请参阅（Xilinx答复43879）

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