MIG 7系列DDR2 / DDR3 – JEDEC规范

描述

MIG设计助手的这一部分侧重于JEDEC规范，因为它适用于MIG 7系列DDR3 / DDR3L / DDR2 FPGA设计。您将在下面找到与您的具体问题相关的信息。

注意：此答复记录是Xilinx MIG解决方案中心（Xilinx答复34243）的一部分 。 Xilinx MIG解决方案中心可用于解决与MIG相关的所有问题。无论您是使用MIG开始新设计还是对问题进行故障排除，都可以使用MIG解决方案中心来指导您获取正确的信息。

解

MIG 7系列DDR2 / DDR3 / DDR3L控制器在复位后完成符合JEDEC标准的初始化序列。仿真测试平台跳过最初的200秒延迟以加快仿真时间。在硬件中，遵守此要求。初始化后，PHY逻辑完成校准过程，同时遵守所有时序参数并发送JEDEC标准定义的所有必需命令。成功校准后，内存控制器可确保完全符合JEDEC标准。

以下链接提供了有关MIG控制器的更多详细信息以及JEDEC标准的各种要求：

• （Xilinx答复47924） – DDR3 ZQ校准
• （Xilinx答复46082） – 动态ODT特殊用例
• （Xilinx答复35094） – DDR3写入均衡
• （Xilinx答复34359） – DDR3多功能寄存器
• （Xilinx答复34370） – DDR3复位
• （Xilinx答复34371） – 自动刷新计数器
• （Xilinx答复34396） – 自我刷新
• （Xilinx答复45264） – 附加延迟