Xilinx MIG 7系列设计助手 – 使用VCS仿真MIG DDR3示例设计

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描述

MIG 7系列不支持VCS仿真，仅支持MIG v2.0 Rev1之前的ISE仿真，Vivado仿真器和ModelSim。

创建此答复记录是为了帮助需要使用VCS进行仿真的用户，并包括步骤和仿真脚本。对于MIG v2.0 Rev1用户，请参阅（Xilinx答复58057）。

不支持MIG VCS仿真，Xilinx尚未对其进行全面测试，但此脚本已使用以下版本的软件和IP进行了验证：

操作系统：RHEL 5.6
ISE：14.2
VCS：F-2011.12
MIG：MIG 7系列v1.6 DDR3

注意：本文是Xilinx MIG解决方案中心（Xilinx答复51313）的一部分。 Xilinx MIG解决方案中心可用于解决与MIG相关的所有问题。无论您是使用MIG开始新设计还是对问题进行故障排除，都可以使用MIG解决方案中心来指导您获取正确的信息。

使用提供的脚本在VCS F-2011.12中仿真MIG 7系列示例设计的步骤：

1.创建CORE Generator项目或Vivado项目。选择Verilog作为首选设计语言。

2.选择，配置和生成MIG 7系列DDR3设计。此答复记录中包含的脚本期望核心名称为mig_7series_v1_6_vcs 。

注意：如果核心名称被改变，那么files_rev.f包含在连接rev_vcs.zip，5号线，必须具有匹配IP名称进行更新。

3.打开一个新终端并获取Xilinx环境（ settings32.sh或settings64.sh ）。

4.在终端中，浏览到MIG仿真目录（例如cd / <your_design_name> / example_design / sim /）。

5.下载附件vcs_rev.zip并将内容解压缩到“sim”目录。

6.在终端中，键入vcs_run.sh 。 VCS GUI应如下所示：

7.在DVE控制台中，键入source session.inter.vpd.tcl，如上所示。 VCS将运行一段时间，然后将打开另一个包含波形的窗口。

查看其他波形的步骤：

1.选择包含所需信号的层级。

2.输入信号名称。支持通配符（*）。

3.右键单击信号并将其添加到现有组，或创建一个新组并将其添加到那里。

4.键入restart重新启动仿真在DVE控制台中键入run X ns ，其中X是您希望运行仿真的时间长度。