MIG 7系列DDR3L – MIG数据速率与DS183 / DS182直流和开关特性中规定的数据速率不匹配

描述

发现版本：1.5

针对Virtex-7 / Kintex-7 -2速度级FPGA的MIG 7系列针对DDR3L组件规定的数据速率低于直流和开关特性数据手册（DS183 / DS182）中规定的数据速率。可以实现数据表中规定的更高数据速率以及如何实现？

解

DC和开关特性中指定的数据速率是正确的，并由Xilinx支持。 MIG中指定的值不正确，将在MIG 1.7中更新，以在ISE 14.3 / Vivado 2012.3设计套件中发布。

要生成针对更高DC和开关特性数据手册的MIG设计，请在MIG中选择等效的1.5V DDR3器件，生成所需的设计，然后在生成的UCF中将I / O标准更改为1.35V SSTL。