MIG 7系列DDR3 / DDR2  –  vio_instr_mode_value 0x1和0xE无法正常工作-Xilinx-AMD社区-FPGA CPLD-ChipDebug

MIG 7系列DDR3 / DDR2 – vio_instr_mode_value 0x1和0xE无法正常工作

描述

找到版本:v1.2
已解决的版本和其他已知问题:请参阅(Xilinx答复45195)

将“vio_instr_mode_value”设置为0x1或0xE时,流程生成器不会发送预期的命令。如UG586中所定义,表1-13,0x1:由fixed_instr_i定义的命令类型(读/写)和0xE:仅在地址0处写入,但是,将发送只读命令。

如果需要这些指令模式,用户需要升级到最新版本的MIG,因为没有可用的解决方法。

修订记录
07/25/2012 – AR的首次发布

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