MIG 7系列 – 使用ISIM和Vivado仿真器时，VHDL设计无法仿真

描述

找到版本：v1.6
已解决的版本和其他已知问题：请参阅（Xilinx答复45195） 。

MIG 7系列VHDL设计包含混合VHDL和Verilog模块，这些模块在尝试跨模块传递参数时会导致ISIM和Vivado仿真器出现问题。

解

您可能会注意到ISIM / Vivado Simulator在编译过程中出现错误的错误消息。这已经针对Vivado仿真器进行了修复。

修订记录
07/25/2012 – 初始版本