MIG 7系列 – 使用“验证引脚更改和更新设计”生成设计时,不保留mig.prj中设置的输入时钟周期-Xilinx-AMD社区-FPGA CPLD-ChipDebug

MIG 7系列 – 使用“验证引脚更改和更新设计”生成设计时,不保留mig.prj中设置的输入时钟周期

描述

找到版本: v1.5
版本已解决: v1.6

通过“验证引脚更改和更新设计”流程或通过命令行重新生成核心时,可能会出现问题:

 coregen -p coregen.cgp -b mig_7series_v1_4.xco 

该工具有时会从原始设置更改重新生成的核心中的输入时钟周期设置。

在MIG 7系列中重新生成内核时,请确认输入时钟周期设置未更改。

这将影响顶级RTL中的CLKIN_PERIOD和PLL多路/分频参数,UCF中的输入时钟周期约束以及mig.prj和datasheet.txt文件中的输入时钟周期设置。

要解决此问题,请手动将这些设置更改回原始设置。

ISE Design Suite 14.2提供的MIG 7系列v1.6解决了该问题。

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