为什么我必须使用主时钟输入作为时钟而不是通用引脚？

莱迪思建议始终使用主时钟（PCLK）输入作为时钟。

例外情况是当时钟输入直接路由到单个PLL时，应使用专用PLL输入。

如果多个PLL使用相同的输入时钟，则应使用PCLK输入，并优先使用“USE PRIMARY＆lt; clock net＆gt;”。

这将把时钟路由到所有PLL，同时保持主时钟路由的时钟。

PCLK引脚具有最低的注入延迟，最高的性能和最高的稳定性。。莱迪思没有表征时钟和过程/电压/温度的一般路由，这些时钟中的抖动，占空比失真和延迟的变化很大。。另一个因素是Lattice Diamond工具将改变通常路由时钟在更改HDL或使用不同放置种子/选项时使用的路由。。正如我们的时钟应用笔记所述，任何使用通用路由的时钟都不能用于为I / O逻辑模块中的DDR提供时钟。
。如果用完PCLK输入引脚，则可以始终使用专用PLL输入并旁路PLL。。然后可以优先选择输出以使用主时钟路由。。这也增加了一些注射延迟，但你不会有一般路线给你的极端变化。
。如果需要使用通用路由作为时钟，则必须在频率首选项上添加“HOLD_MARGIN 500ps”。