论坛标签 Routing-ChipDebug

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Routing

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等级-LV2-ChipDebug

2年前更新101次阅读

LATTICE FPGA PLL能否支持通过WISHBONE动态更新？

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Lattice-莱迪斯

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等级-LV2-ChipDebug

6年前发布20次阅读

是否有任何输出提供比其他输出更低的抖动？

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等级-LV2-ChipDebug

6年前发布24次阅读

在反馈模式设置中，INT_OP是抖动的最佳设置吗？

是的，GPL内部反馈在反馈布线方面更安静。

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等级-LV2-ChipDebug

6年前发布66次阅读

PLL本身是否有任何因素会影响PLL的输出抖动？

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等级-LV1-ChipDebug

6年前发布75次阅读

如何从LatticeECP2 / M器件中的主IO（PIO）实现边沿时钟路由？

您需要在专用站点中找到支持直接访问边缘时钟脊的输入缓冲区。这适用于为IDDR / ODDR等特殊元件以及CLKDIV模块提供时钟的PIO。
通常，您需要在输入缓冲区时钟输出上指定EDGE首选项：
使用EDGE NET“clkin”;
如果输入缓冲区不在边沿时钟专用位置，则PAR中将显...

Lattice-莱迪斯

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等级-LV1-ChipDebug

6年前发布20次阅读

我如何使用ispMACH4000全局时钟？

ispMACH4000全局时钟信号是低偏斜信号。拥有这些专用时钟资源的优点是它们可以节省宏单元和路由资源。
您不需要做任何特殊的事情来利用这些时钟。。相反，您只需像设计中通常那样实现时钟，然后使用约束编辑器将它们连接到全局时钟引脚。

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等级-LV1-ChipDebug

6年前发布13次阅读

如何确定正在使用的时钟资源？

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6年前发布21次阅读

一旦我将PLL分频器设置为特定频率，我可以更改输入频率并仍然实现锁定吗？

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等级-LV1-ChipDebug

6年前发布11次阅读

我的设备没有PLL或足够的PLL，我的选择是什么？

如果您当前使用的莱迪思器件没有PLL或足够的PLL，您可以转到具有更多PLL的更大的莱迪思器件，或者在外部添加ispCLOCK器件：
的ispClock
添加ispCLOCK的优点包括更大的分频器设置和驱动多个外部设备的能力。
另一个选择是查看莱迪思的其他FPGA器件之一。例如La...

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等级-LV1-ChipDebug

6年前发布25次阅读

哪些类型的问题可能导致PLL失锁？

情况：
对于正确的PLL操作，莱迪思器件中PLL的CLKI输入频率在正常范围内，但PLL偶尔会失锁。
回答：
作为使用LatticeXP2器件的示例，请检查到达PLL输入引脚的CLK信号是否符合LatticeXP2数据手册中给出的CLKI输入规范。

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等级-LV1-ChipDebug

6年前发布17次阅读

我应该何时绕过ispClock5620A或ispClock5610A中的M＆N？为什么？

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等级-LV1-ChipDebug

6年前发布14次阅读

如果在LOCK信号变为高电平/有效之后PLL失锁，LOCK信号是否变为低电平表示PLL已失锁？

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等级-LV1-ChipDebug

6年前发布13次阅读

ispClock5410D可用于清除参考时钟信号的抖动吗？

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等级-LV1-ChipDebug

6年前发布32次阅读

我应该将外部时钟源连接到PCLK引脚或器件的PLL_T引脚吗？

如果您不使用PLL或不知道您是否将使用PLL，那么我建议您将外部时钟连接到PCLK引脚。如有必要，它仍然可以通过软件路由到PLL。
PCLK引脚提供最短路径，因此延迟时钟信号到达FPGA中的主时钟布线资源。这就是为什么这是用于主时钟的首选引脚。
。与使用PLL_T（首...

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等级-LV1-ChipDebug

6年前发布19次阅读

如何使用ISPMACH4000全球时钟？

全局时钟信号是低偏移信号，在利用时节省宏单元和路由资源。在你的设计中使用正常的时钟。注意这些不能是门控时钟。接下来，使用约束编辑器将它们连接到全局时钟引脚，就是这样。

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等级-LV1-ChipDebug

6年前发布17次阅读

莱迪思FPGA是否支持扩频时钟（SSC）？

SSC支持有两个方面：SSC生成和SSC接收。只有LatticeSC系列提供SSC生成支持。参考
LatticeSC sysCLOCK PLL / DLL用户指南 - TN1099
。了解更多信息（搜索“扩频”）。。关于SSC接收，所有莱迪思FPGA系列的PLL都可以支持SSC，只要输入时钟上的SSC调制低于PLL的...

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等级-LV1-ChipDebug

6年前发布18次阅读

我的系统需要产生几个时钟信号输出的最小抖动。如何提高时钟输出的抖动值？

按照这些建议生成几个具有最小抖动的时钟信号输出：使用PLL和由边沿时钟计时的ODR。使用较少抖动的时钟源。使用专用时钟输入路由引脚分配时钟到设备。避免任何本地路由。使用I/O寄存器的输出，这应该提高抖动规格。在输出引脚周围有虚拟/伪接地以隔离信号。

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6年前发布36次阅读

MACHXO2-PLL支持扩频输入吗？

关于特性的数据SSC支持MACHXO2不可用.PLL可以跟踪慢移动的输入频率，但是它需要由客户测试。锁相环的环路带宽频率马氏体大约是900千赫。对于典型SSC时钟，调制频率约为30 kHz～50 kHz。所以，马氏体可以容忍SSC参考时钟并保持同步。

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等级-LV1-ChipDebug

6年前发布15次阅读

ECCP3的ASIC FDEL的替代参数是什么？在ECP2中，FDEL被用于更好的输入设置和时钟定时输出。

FEDEDELB（Fine Delay端口）可以代替ECP3中的FDEL。欲了解更多信息，用户可参考TN1178节Fine Delay端口。

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6年前发布19次阅读

当ECP5设备进入用户模式状态时PLL锁定信号状态是什么？

在ECCP5进入用户模式之后，PLL锁信号PLL不被立即声明为高电平，因为在断言锁定信号之前，它必须看到有效时钟输入的特定持续时间。只有在设备进入用户模式后，PLL才活跃地看到有效的时钟输入。在设备进入用户模式之前，PLL锁定信号未被断言。用户可以从设备数...

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等级-LV1-ChipDebug

6年前发布33次阅读

如何计算MachXO2中PLL配置的CPHASE，FPHASE，ICP_CURRENT，LPF_RESISTOR值？

TN1199，附录D，描述了通过wishbone动态控制PLL的操作。
＆GT;＆GT;
http://www.latticesemi.com/view_document?document_id=39080
要访问此链接，请在我们的网站上选择产品中的MachXO2，然后转到应用说明。

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6年前发布21次阅读

ispCLOCK5400D设备上的硬复位和软复位有什么区别？

在ispCLOCK5400D系列中，有些寄存器可以通过I2C读取或写入。表示设计的值可以用I2C覆盖，并且可以动态更改许多功能。器件使用JTAG编程后，可通过I2C调整时序，相位偏移，频率，输出使能等。软复位会复位锁相环（PLL），而不会影响您使用I2C更新的其他功能。。...

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6年前发布12次阅读

在iCE40LP-CM81器件中，内部振荡器可以用作RTL设计中的时钟源吗？

内部振荡器不能用作RTL设计中的时钟源。它仅用于设备的配置目的。

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6年前发布15次阅读

对于MaMxO2器件，如何使PLL的输出频率发生动态变化？可以通过改变寄存器来动态地控制PLL吗？在改变这些寄存器后，PLL需要复位吗？

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6年前发布21次阅读

PLL的锁定何时丢失？

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6年前发布10次阅读

在LatticeECP2 / M器件中，我可以使用SPLL专用FB输入焊盘连接到SPLL IN引脚吗？

某些LatticeECP2 / M器件具有比专用IN和FB焊盘更多的SPLL元件，用于驱动这些SPLL上的IN和FB引脚。
例如，672封装中的ECP2-70部分在芯片的每一侧（左侧或右侧）具有两个SPLL块。但是，每侧只有一个专用的IN和FB SPLL I / O缓冲器：LUM0_SPLLT_IN_A / B（PL38A ...

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等级-LV1-ChipDebug

6年前发布15次阅读

时间偏移如何与ISPCROCK5600设备上的相位偏移相比较？

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6年前发布10次阅读

当LatticeECP3延迟锁定环（DLL）未被锁定时，我该怎么办？

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等级-LV1-ChipDebug

6年前发布112次阅读

LatticeECP3 PLL可以使用相移时钟输出作为反馈时钟输入吗？

您可以使用相移输出时钟（如CLKOS）作为反馈时钟的输入。但是，建议使用非相移时钟作为反馈时钟，并根据需要在相移时钟输出上调整相位。。如果选择使用相移时钟作为反馈时钟，则相位检测器将相对于输入时钟取消输出时钟相移。。其他时钟的移位实际上是= 360 -...

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6年前发布14次阅读

PLL锁定时间Tlock是否从功率上升开始测量？

PLL的锁定时间没有门控功率斜升，它取决于复位信号。 FPGA完成配置后，在唤醒和运行之前，会向芯片断言全局复位信号（GSR）。。PLL锁定时间Tlock是从GSR释放到锁定时间指定的，只要输入时钟一致即可。

Lattice-莱迪斯

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