部分重配置 – 可重配置分区(RP)区域是否包含静态逻辑?-Xilinx-AMD社区-FPGA CPLD-ChipDebug

部分重配置 – 可重配置分区(RP)区域是否包含静态逻辑?

描述

当设计包含一些部分重配置模块时,是否仍然可以将静态模块中的逻辑放入部分重配置区域?

允许静态逻辑存在于将被重新配置的帧中,只要:
  1. 它位于Pblock定义的区域组之外(除非用LOC约束强制进入),
  2. 它不包含动态元件,如Block RAM,分布式(LUT)RAM或SRL。
当静态逻辑放置在重新配置的帧中时,静态逻辑的确切功能将被重写,并保证不会出现故障。

以下是部分重新配置模块中不能包含的一些元件的列表:
  • 全局时钟缓冲器,区域时钟缓冲器和时钟修改模块必须采用静态逻辑。
  • 器件功能块必须是静态逻辑,例如:BSCAN,CAPTURE,DCIRESET,FRAME_ECC,ICAP,KEY_CLEAR,STARTUP,USR_ACCESS
  • 所有I / O必须驻留在静态逻辑中。
  • 高速收发器必须保留在静态分区中。

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