MIG v3.91 Virtex-6 DDR3 / DDR2  –  72位和144位AXI Lite设计使用ModelSim进行仿真失败-Xilinx-AMD社区-FPGA CPLD-ChipDebug

MIG v3.91 Virtex-6 DDR3 / DDR2 – 72位和144位AXI Lite设计使用ModelSim进行仿真失败

描述

MIG v3.91 Virtex-6 DDR3 / DDR2 72位和144位AXI Lite设计在使用ModelSim时可能会因仿真故障而失败。

这仅影响Virtex-6 DDR3 / DDR2 AXI Lite 72位和144位设计,但可以通过在位于的sim.do文件中用“-voptargs =”+ acc“”替换“-novopt”命令来解决这个问题。 ./sim目录,或者用户可以使用ISE Simulator。

此问题将在ModelSim的未来版本中修复。

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