MIG 7系列（所有设计） – 系统/参考时钟引脚不能在两个组Zynq器件中选择

描述

某些Zynq器件只有两个库。当两个存储体选择用作存储器引脚时，将没有可用于分配系统控制或参考时钟引脚的存储体。因此，系统控制和参考时钟未显示引脚。在没有分配引脚的情况下实现设计时，设计在Map期间失败，因为没有引脚可用于系统控制和参考时钟引脚。

解

您需要针对较小的设计，以便空系统可用于系统控制和参考时钟引脚，或使用与用于存储器接口的I / O标准兼容的系统控制和参考时钟的电压标准。

有关7系列I / O标准兼容性的信息，请参阅7系列SelectIO资源用户指南 （UG471）：
http://www.xilinx.com/support/documentation/user_guides/ug471_7Series_SelectIO.pdf

注意： LVDS输入不需要特定的Vcco电平，建议的操作条件是元DIFF_TERM = FALSE。内部终止（即DIFF_TERM = TRUE）仅支持1.8v HP库或2.5v HR库）