描述
MIG 7系列DDR3 / DDR2内核的整体可读性取决于内存控制器配置的方式，但主要取决于目标流程/访问模式。读取延迟是从UI或本机接口接受读取命令的点开始测量的。通常，读取延迟根据以下几个参数而变化：
– 发出读命令之前管道中已有的命令数
– 是否需要发出ACTIVATE命令以打开新的库/行
– 是否需要发出PRECHARGE命令以关闭先前打开的Bank
– 存储器的特定时序参数，例如TRAS和TRCD以及总线时钟频率
– 可以中断命令，并且在发出周期性AUTO REFRESH命令时可以强制关闭存储体/行
– CAS延迟
注意 ：本答复记录是Xilinx MIG解决方案中心（Xilinx答复34243）的一部分 。 Xilinx MIG解决方案中心可用于解决与MIG相关的所有问题。无论您是使用MIG开始新设计还是对问题进行故障排除，都可以使用MIG解决方案中心来指导您获取正确的信息。
解
应使用仿真来计算目标流程模式的延迟。开放和未开设Bank的延迟略有不同。
可以使用refresh，zqcalib和禁用周期性读取来测量一般读取延迟。最坏的案例读取延迟应该包括这些项目。
附加信息
从读取命令切换到写入命令所需的额外数量的结构时钟周期有时会受到所有使用的Bank机器的影响。增加Bank机器的数量有时可以提高效率和周转时间。有关设计使用Bank机器以及如何更改Bank机器数量的更多信息，请参阅（Xilinx答复36505） 。
对于更高频率的设计，使用4：1存储器与FPGA逻辑接口时钟比，这意味着对于每个结构时钟周期，将发生四个DRAM时钟周期。在较慢频率下使用2：1模式有时可以通过减少每个结构时钟周期发生的DRAM时钟周期数来减少周转延迟。
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