描述
从MIG 7系列v1.4开始，MIG工具现在遵循以下对ODT和CKE的放置要求，如7系列FPGA存储器接口解决方案用户指南（ UG586 ）中所述：
- 与所有其他地址/控制引脚一样，CKE和ODT必须位于地址/控制字节通道中;它们不能位于数据字节通道中。
- CKE和ODT（或任何其他地址/控制引脚）可以放置在存储区中不属于T0，T1，T2或T3字节组之一的两个引脚上（这包括HP的VRN / VRP引脚位置）如果满足以下所有条件，则Bank和完全保税的HRBank的顶部或底部引脚：
- 这些引脚不用于某些其他功能（例如，HP bank的VRN / VRP引脚未用于DCI参考，因为DCI级联或外部终端已实现）。
- AND相邻字节组（T0或T3）用作地址/控制字节组。
- 和相邻的T0或T3字节组中的一个引脚未使用，CK存储器时钟输出或外部VREF连接。
所有现有的7系列MIG DDR3或DDR2设计都需要根据针对CKE和ODT信号的新MIG引脚规则进行评估。以前，对这两种信号的放置几乎没有限制。但是，最近完成的分析显示可能MIG在13.3和之前版本中使用的CKE和ODT实现的时序问题（建立和保持违规）。需要一种新的CKE和ODT实现，其中信号被处理为与剩余的地址/控制信号相同，以消除时序问题。这种新的实现可以防止MIG在13.3和之前版本中允许的某些CKE和ODT引脚分配。
对于先前版本的MIG生成的许多DDR3 / DDR2接口配置，默认引脚分配已经符合新的引脚规则。但是，MIG没有检查新规则，并且在某些情况下可能违反了这些规则，因此验证所有现有设计非常重要。发现违反新规则的现有设计需要电路板旋转。
解
需要采取的行动：
MIG的ISE 13.4软件发布将包含用于CKE和ODT的新规则和RTL代码。所有现有MIG设计必须升级到13.4以确保符合新的引脚规则并接收新的RTL代码以消除可能的时序问题注意，时序问题与13.3和之前版本中MIG中的ODT / CKE实现有关。因此，无论引脚输出是否违反或遵守新的CKE / ODT规则，都需要更新的RTL代码。此外，所有新设计都应使用13.4或更高版本实现。 ISE Design Suite 13.4将于2012年1月18日上市。
如果您对新规则有任何疑问，或需要协助验证现有引脚的合规性，请打开WebCase并附加UCF文件和“mig.prj”进行分析。
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