MIG 7系列v1.3 DDR3 – 某些配置会导致设计在仿真中失败校准

描述

在某些配置中，MIG 7系列v1.3 DDR3 SDRAM设计在仿真期间坚持校准，适用于“Phy到控制器时钟比”为1（nCK_PER_CLK = 2）的所有情况，在某些情况下也适用于“Phy到控制器时钟比” 4（nCK_PER_CLK = 4）。这些问题可能会影响硬件仿真，并且是其中一个RTL参数出现问题的结果。

解

要解决此问题，PHY_DISABLE_SEQ_MATCH参数需要在<component name> / user_design / rtl / phy文件夹中的ddr_mc_phy_wrapper模块中从“FALSE”更改为“TRUE”。

这计划在13.4 MIG v1.4版本中修复。