时间 – 为什么我在时序报告中看到负设置时序参数

描述

我在时间报告中看到设置（Tdick）时序参数的负值。

为什么会这样？

例如：

延迟（设置路径）：5.900ns（数据路径 – 时钟路径偏斜+不确定性）
来源：c_counter_inst / U0 / i_synth / i_baseip.i_xbip_counter / i_dsp48.i_dsp / i_vx5.i_dsp48e_wrap / i_primitive（DSP）
目的地：slow_pulse_cnt_12（FF）
数据路径延迟：1.497ns（逻辑电平= 0）
时钟路径偏差：-3.752ns（1.486 – 5.238）
源时钟：clk400上升至8.888ns
目标时钟：clk上升到10.000ns
时钟不确定度：0.651ns

时钟不确定度：0.651ns（（TSJ ^ 2 + DJ ^ 2）^ 1/2）/ 2 + PE
总系统抖动（TSJ）：0.070ns
离散抖动（DJ）：0.275ns
相位误差（PE）：0.509ns

最大数据路径：c_counter_inst / U0 / i_synth / i_baseip.i_xbip_counter / i_dsp48.i_dsp / i_vx5.i_dsp48e_wrap / i_primitive to slow_pulse_cnt_12
位置延迟类型延迟（ns）物理资源
逻辑资源
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DSP48_X0Y32.P12 Tdspcko_PP 0.556 c_counter_inst / U0 / i_synth / i_baseip.i_xbip_counter / i_dsp48.i_dsp / i_vx5.i_dsp48e_wrap / i_primitive
c_counter_inst / U0 / i_synth / i_baseip.i_xbip_counter / i_dsp48.i_dsp / i_vx5.i_dsp48e_wrap / i_primitive
SLICE_X53Y91.AX net（fanout = 2）0.949 pulse_cnt_12_OBUF
SLICE_X53Y91.CLK Tdick -0.008 slow_pulse_cnt <15>
slow_pulse_cnt_12
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总计1.497ns（0.548ns逻辑，0.949ns布线）
（逻辑36.6％，布线63.4％）

解

设置（Tdick）时序参数的负值是可能的。

发生这种情况是因为我们进行COMP基准时序分析，并且最小时钟路径可能比COMP内的数据路径慢。

这可能导致定时报告中显示的负设置时间。