当子模块与源代码中的HGROUP属性分组时，为什么子布局（PAR）之后子模块中的某些逻辑没有打包到组中？

有时，默认情况下，Synplify会将一些逻辑移出子模块以进行优化。

为了避免它，应该在子模块中添加syn_hier属性。

用法示例如下所示：

在Verilog，


模块dp（clk，rst，din，dout）/ * synthesis syn_hier =“fixed”* /;

在VHDL中，


dp的架构结构是

属性syn_hier：string;


struct：architecture的属性syn_hier是“固定的”;

当syn_hier设置为“fixed”时，它会阻止跨层次边界执行的所有优化，并保留端口接口。

然后，在PAR期间，子模块中的所有逻辑将被放在一个组中。
。请参阅“Syntify Pro”帮助的“格子属性”部分和“指令摘要”。