MIG 7系列v1.3 DDR3 / QDRII + / RLDRAM II – 系统时钟周期计算中的截断问题

描述

MIG 7系列v1.3截断系统时钟周期，这会导致仿真中某些存储器时序参数的组件切换限制错误和错误消息。此问题仅出现在350 MHz以上的输入时钟频率上。

解

MIG 7系列v1.3要求用户在时钟向导的帮助下选择从所选输入时钟频率导出的存储器时钟周期。在此过程中，必须将频率转换为MIG和时钟向导的周期（反之亦然）。为了执行这种转换，截断机制用于系统时钟频率，这导致PLL的输出周期低于支持的存储器时钟周期。超出范围的存储器频率然后导致组件切换限制错误和仿真错误消息。

将输入时钟频率更改为小于350 MHz的值可防止出现此问题。此问题计划在MIG 7系列v1.4（在ISE 13.4软件版本中）中修复。