MIG Spartan-6 MCB – 校准输入端接

描述

校准输入端接为DDR2和DDR3存储器接口提供片上精确校准终端，与其他可用终端选项相比，具有出色的信号完整性和更少的元件数量。

注意：本答复记录是Xilinx MIG解决方案中心（Xilinx答复34243）的一部分 。 Xilinx MIG解决方案中心可用于解决与MIG相关的所有问题。无论您是使用MIG开始新设计还是对问题进行故障排除，都可以使用MIG解决方案中心来指导您获取正确的信息。

解

MIG可为DDR2和DDR3存储器接口提供校准的片上输入终端。当在MIG GUI的FPGA选项屏幕中选择此选项时，它为顶级MIG生成的设计设置参数CQ_SKIP_IN_TERM_CAL = 0，该设计在mcb_soft_calibration.v / .vhdmodule中启用输入终止校准算法。输入端接校准通过IODRP2_MCB模块实现（仅通过MIG MCB设计实现），并将双向存储器接口信号DQ，LDQS_p / n，UDQS_p / n的内部输入阻抗与电路板上连接的外部电阻相匹配RZQ引脚和地之间。因为校准的输入终止是通过软校准逻辑实现的，所以属性IN_TERM = NONE被应用于MIG生成的UCF中的双向存储器接口信号。

软校准模块使用MIG工具（或EDK）生成的两个I / O引脚（RZQ和ZIO）来执行输入终端的校准。 RZQ是所有MCB设计的必需引脚。使用校准输入端接时，必须在RZQ引脚和地之间连接一个电阻，其值为所需输入阻抗的两倍（2R）（例如，一个100欧姆电阻，以实现Vtt的50欧姆有效输入端接） ）。

IN_TERM_RZQ_ZIO.JPG

内部终端电路在每个dq和dqs引脚上产生，从I / O到VCCO的等效电阻为2R，从I / O到地的另一个等效电阻2R，有效地创建了一个R到Vtt的戴维宁等效电路（VCCO / 2） ）。只要dq和dqs引脚为3态，就会出现此内部终端，并在驱动时禁用。

IN_TERM_DQ.JPG

IN_TERM_DQS2.JPG

对于不使用校准输入端接的设计，RZQ引脚应保留为无连接（NC）引脚。此外，RZQ引脚和ZIO引脚都必须放在与存储器接口引脚相同的I / O bank中。

ZIO引脚仅用于使用校准输入端接的设计，并且必须是分配给MCB组内有效封装引脚（即，绑定I / O）位置的无连接引脚（即，未连接到任何PCB走线）。可以在UCF约束文件中找到RZQ和ZIO引脚的默认位置。

有关校准输入端接的更多详细信息，请参阅Spartan-6 FPGA存储器控制器用户指南 （UG388）中的“MCB操作>校准>阶段1：输入端接”部分： http ： //www.xilinx.com/support/documentation/user_guides/ ug388.pdf

另请参阅： （Xilinx答复34055） MIG Spartan-6 FPGA MCB – RZQ和ZIO引脚有哪些要求？