MIG Spartan-6 MCB  –  JEDEC规范 – 添加剂延迟-Xilinx-AMD社区-FPGA CPLD-ChipDebug

MIG Spartan-6 MCB – JEDEC规范 – 添加剂延迟

描述

MIG设计助手的这一部分重点关注由JEDEC规范定义的添加延迟,因为它适用于MIG Spartan-6 MCB设计。

注意:本答复记录是Xilinx MIG解决方案中心(Xilinx答复34243)的一部分 。 Xilinx MIG解决方案中心可用于解决与MIG相关的所有问题。无论您是使用MIG开始新设计还是对问题进行故障排除,都可以使用MIG解决方案中心来指导您获取正确的信息。

附加延迟是SDRAM存储器中的一种效率特性。在JEDEC规范JESD79-3 DDR3 SDRAM标准的3.4.3.4节和JEDEC规范JESD79-2 DDR2 SDRAM标准的2.5节中讨论(在“Bank激活命令”部分)。添加剂延迟允许在活动命令之后立即发出读或写命令。

MIG Spartan-6 MCB控制器和PHY不支持此功能。

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