MIG Spartan-6 MCB – AXI接口

描述

功能描述和AXI协议支持

本节介绍AXI Spartan-6 FPGA DDRx存储器控制器如何解释和支持AXI4规范。这些与存储器控制器相关的AXI4规范的解释遵循Xilinx设计惯例，这些约定可以平衡性能，尺寸和复杂性。

注意：本答复记录是Xilinx MIG解决方案中心（Xilinx答复34243）的一部分 。 Xilinx MIG解决方案中心可用于解决与MIG相关的所有问题。无论您是使用MIG开始新设计还是对问题进行故障排除，都可以使用MIG解决方案中心来指导您获取正确的信息。

解

接口宽度

AXI读写数据宽度可以是32,64或128.它必须等于MCB数据宽度。 MCB数据宽度可以是32位，64位或128位，具体取决于MCB配置。

接口时钟

每个AXI4从接口都可以使用彼此完全独立的时钟和内存时钟运行。特定AXI4从接口内的所有AXI通道和接口逻辑使用相同的时钟，在进入相关的MCB端口之前无需额外的时钟转换。

地址宽度

必须参数化地址宽度以支持所需的系统地址总线宽度。如果系统地址总线的定义宽于内存大小，则可以在地址空间中对内存进行别名/包装。 MCB接口最多支持30位地址总线。如有必要，AXI地址的MSB将被切断。 32位常数地址宽度用于与EDK兼容。如果base和high地址指定的地址范围小于内存大小，则地址也会换行。

只读或只写AXI端口

即使连接到双向MCB端口，每个AXI4接口也可以配置为只读或只写。这允许在不需要双向数据流时进行逻辑优化。连接到单向MCB端口时，需要只读或只写AXI端口。置于只读或只写模式时，将删除不必要的读/写仲裁逻辑和数据路径逻辑。如果MCB端口本身是双向端口，则MIG GUI和源RTL允许您选择只读或只写AXI4接口以节省FPGA资源。

重启

AXI4接口具有单个同步复位，低电平有效信号，可以复位整个内核并使其处于已知的初始化状态。复位事件会导致完全复位，包括重新校准控制器。

爆发

以下爆破规则适用：

• AXI Spartan-6 FPGA DDRx存储器控制器支持INCR和WRAP突发，包括INCR的AXI4扩展，突发多达256个数据节拍。
• 尝试FIXED突发不会挂起AXI4接口，但是FIXED突发对于内存控制器没有逻辑意义。为简单起见，FIXED突发命令导致INCR命令。没有错误被标记。
• 支持突发大小低至1字节宽的突发。低于MCB端口控制器数据路径的本机数据宽度的突发大小称为子大小突发或窄传输。支持子化突发，但AXI协议定义了子化突发，以使数据通过正确的字节通道旋转。窄爆支持是有条件的。如果系统没有产生窄突发的主器件，则可以通过消除对窄突发的支持来减少重要的逻辑。这由C_S <Port_Num> _AXI_SUPPORTS_NARROW_BURST参数控制。
• AXI Spartan-6 FPGA DDRx存储器控制器可以假设突发不跨越AXI4规范中定义的4 KB地址边界。但是，跨越4 KB边界的突发不会挂起接口，但它可能导致该事务对内存内容具有未定义的行为。

缓存比特

以下缓存位规则适用：

• AXI Spartan-6 FPGA DDRx存储器控制器不实现桥接，推测预取或L2缓存功能，因此它可以忽略所有CACHE位并将它们视为00000。
• AXI Spartan-6 FPGA DDRx存储器控制器尝试尽快返回B响应，而不违反AXI排序规则，以减少主控等待B响应的延迟。
• 由于AXI Spartan-6 FPGA DDRx存储器控制器连接到多端口硬核存储器控制器，因此在写入完成存储器之前，它不能发出B响应。 B响应必须保证另一个写或读。访问相同内存位置的另一个MCB端口无法在当前写入事务之前完成。可以将参数C_S <Port_Num> _AXI_STRICT_COHERENCY设置为0以放宽写入一致性检查，以便在已知事务相对于该端口已完成而不是被延迟以确保写入在所有端口上完成时更早地返回B响应。有关更多信息，请参阅Spartan-6 FPGA存储器接口解决方案用户指南中的EDK流程详细信息部分。

保护位

AXI Spartan-6 FPGA DDRx存储器控制器忽略AXI PROT位，并假设所有事务都是正常的非安全访问。

独家访问

此IP目前不支持独占访问。

响应信令

AXI Spartan-6 FPGA DDRx内存控制器始终生成OKAY响应。

ID，线程和重新排序

MCB接口是严格线性的;因此，桥中没有实现重新排序或线程。交易按照收到的确切顺序返回。

读/写接受深度

读取接受深度是五个未完成的交易。写入接受深度是四个未完成的交易。

读/写仲裁

AXI具有独立的读写通道。外部存储器只有一个地址总线。因此，AXI Spartan-6 FPGA DDRx存储器控制器必须在重合的读和写请求之间进行仲裁，以确定对存储器执行哪一个。读和写请求的仲裁算法是Round-Robin。

字节序

AXI Spartan-6 FPGA DDRx存储器控制器仅为小端。

地区比特

AXI Spartan-6 FPGA DDRx存储器控制器不必使用REGION位，可以忽略该信号。

低功耗接口

AXI Spartan-6 FPGA DDRx内存控制器不支持低功耗接口。

限制

AXI Spartan-6 FPGA DDRx内存控制器不支持QoS。

有关AXI接口的更多信息，请参阅Spartan-6 FPGA存储器接口解决方案用户指南 （UG416），特别是EDK流程详细信息> AXI Spartan-6 FPGA DDRx存储器控制器部分。