MIG 7系列v1.3 DDR3 / QDRII + / RLDRAM II  –  PHY模块名称已更改,以反映存储器类型-Xilinx-AMD社区-FPGA CPLD-ChipDebug

MIG 7系列v1.3 DDR3 / QDRII + / RLDRAM II – PHY模块名称已更改,以反映存储器类型

描述

从MIG 7系列v1.3开始,PHY模块名称已更改,以反映存储器类型。

这是为了避免使用DDR3 SDRAM和QDRII + SRAM组合的多控制器设计的重复文件名。

对于DDR3 SDRAM:

  • 所有PHY RTL模块文件名都以“ddr_”为前缀。例如,“mc_phy.v”现在是“ddr_mc_phy.v”。
  • 模块名称和实例名称也已更新以反映这些更改。
  • UCF约束路径也已更新。

对于QDRII +和RLDRAM II:

  • QDRII +和RLDRAM II之间通用的PHY RTL模块文件名将以“qdr_rld_”为前缀。
    例如,“mc_phy.v”现在是“qdr_rld_mc_phy.v”。
  • 仅用于QDRII +的PHY RTL模块文件名将以“qdr_”为前缀。
    例如,“phy_write_top.v”现在是“qdr_phy_write_top.v”。
  • 仅RLDRAM II所需的PHY RTL模块已经带有“rld_”前缀,因此未进行任何更改。
  • 模块名称和实例名称也已更新以反映这些更改。
  • UCF约束路径也已更新。
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