MIG 7系列DDR3 / DDR2 – 动态校准和周期性读取行为

描述

MIG 7系列DDR3 / DDR2设计包括两个动态校准功能，可确保在电压和温度范围内实现最大的数据捕获容限。在Phaser_IN内的每次读取期间执行动态校准，以根据需要连续调整。当总线空闲或执行写入并且在1微秒内未执行读取时，执行定期读取以准备后续读取。该答复记录详细介绍了MIG 7系列DDR3 / DDR2设计中的动态校准和周期性读取行为。

注意：此答复记录是Xilinx MIG解决方案中心（Xilinx答复34243）的一部分 。 Xilinx MIG解决方案中心可用于解决与MIG相关的所有问题。无论您是使用MIG开始新设计还是对问题进行故障排除，都可以使用MIG解决方案中心来指导您获取正确的信息。

解

Phaser_IN在读取期间执行两次动态调整。第一个是在Phaser_IN DLL中，需要查看DQS边沿以保持自由运行的频率参考时钟相位对齐锁定到相关的读DQS。此动态调整仅查看DQS边缘并根据需要进行调整。当没有DQS边沿时，在突发结束时使用内部时钟，但需要时钟通过ISERDES获得最终数据。

在Phaser_IN内执行第二动态调整以微调DQS前导码的位置以用于后续读取。此动态调整仅查找DQS前导码。需要考虑系统中的漂移，该漂移可以相对于内部时钟移动DQS。

这两种Phaser_IN动态调整都需要定期读取，以确保Phaser_IN不断调整并准备好进行读取。因此，当总线空闲或执行写操作时，MIG 7系列DDR3 / DDR2控制器每1微秒发送一次周期性读取。 Phaser_IN只需要读取DQS。因此，如果正在按照用户界面的请求执行读取，则控制器将不会发送定期读取。当控制器正在写入且1微秒周期性读取到期时，读取将被发送到队列中下一个读/写的地址。当控制器空闲且未请求读取或写入时，定期读取将使用访问的最后一个地址。如果此地址已关闭，则需要激活。动态对齐需要两次背靠背BL8读取。

所有动态调整都是硬逻辑。但是，发送给DQS的周期性读取是由MIG 7系列DDR3 / DDR2控制器控制的软逻辑。仅使用PHY设计的客户必须在自定义控制器中包含周期性读取逻辑。

如果不包括定期读取，则会发生两件可能导致问题的事情：

• 免费运行的Phaser_IN ICLK将远离DQS。当ICLK切换时，这会使内存系统出现问题。
• 在Phaser中不会进行读延迟调整。这可能会导致Phaser_IN中的切换逻辑出现问题。

定期读取在MIG v1.5中添加，随ISE Design Suite 14.1一起发布。进一步的表征工作证明，需要进行一微秒的周期性读取，以保持Phaser_IN对齐并为随后的读取做好准备。周期性读取的频率必须是一微秒，不能改变。