MIG 7系列1.2 DDR3 – 写入均衡期间DQS可以延迟多长时间？

描述

在写入均衡期间DQS可以延迟多长时间？可以用于写入均衡的总分数是多少？

解

在写入均衡期间，PHASE_OUT使用精细延迟和粗延迟来调整DQS的相位。精细延迟分辨率是数据周期的1/64。当DDR3超过400 MHz时，最大粗抽头数为4.因此，总可用延迟抽头为64×4 = 256，即2个CK周期。这意味着DQS总共可以延迟2个周期。