MIG 7系列DDR3 / DDR2 – x16接口可以装入单个存储区吗？

描述

在通过MIG生成接口时，是否可以将x16 DDR3 / DDR2接口安装到单个bank中？

解

可以在单个库中安装x16接口。但是，单个存储区x16解决方案的可行性取决于x16组件的密度（即地址引脚数），可用引脚缩减选项的实现（如下所述），以及可能的目标数据速率。应考虑以下实现选项以减少接口引脚数并确定x16接口是否可放置在单个存储区中：

1. 使用内部Vref，允许Vref引脚用作普通I / O引脚，每个引脚使用两个引脚释放输入。 注意 ：内部Vref仅适用于低于800 Mb / s的数据速率。有关详细信息，请参阅（Xilinx答复42036） 。
2. 在单列配置中禁用CS_N。片选仅需要在多列配置中从FPGA驱动。单列配置始终启用CS_N，因此存储器组件上的引脚可以连接为低电平（低电平有效信号）。
   • 从MIG 1.2（随ISE 13.2软件发布）开始，Memory Options屏幕包含一个Controller Chip Select Pin选项。选择Disable将从接口中移除CS_N引脚，从而释放一个I / O引脚。
3. 禁用数据掩码（DM） – 可以通过7系列MIG工具禁用数据掩码，用于不需要屏蔽数据的设计。这为每个DQS字节组节省了一个I / O引脚（x16接口的两个I / O引脚）。
4. 使用DCI级联释放两个I / O引脚（VRN / VRP）。请注意，VRN / VRP引脚不在T *字节组内。数据组信号不能放在VRN / VRP上。 RESET _N始终可以置于可用的VRN / VRP信号上。当满足以下所有条件时，仅允许在VRN / VRP上使用剩余的地址/控制信号。有关完整的详细信息，请参阅7系列FPGA存储器接口解决方案用户指南 （UG586）的设计指南部分。
   • 使用DCI级联。
   • 相邻字节组（T0 / T3）用作地址/控制字节组。
   • 未使用的引脚存在于相邻的字节组（T0 / T3）中，或者CK输出包含在相邻的字节组中。
5. VRN和VRP信号（或者例如HR列存储体中的非字节组信号）是存储体内的顶部和底部信号。要将VRN和VRP用于地址/控制，请将地址/控制字节组放在存储区内的T0和T3上。这会将一个地址/控制字节组与VRN相邻，另一个与VRP相邻。
6. 将RESET信号移动到另一个库。这可能需要使用电平移位器，具体取决于所选存储区的Vcco。该引脚可以位于任何存储区中，因为它是存储器的异步信号。如果reset_n被移动到另一个bank，用户必须确保满足时序以确保正确的功能。
7. 从同一I / O列中的其他库驱动输入sys_clk对。有关完整的时钟指南，请参阅（Xilinx答复40603） 。