7系列MIG DDR3 SDRAM  –  PHY命令(mc_cmd)如何与ddr命令信号(mc_ras,mc_cas等)一起使用?-Xilinx-AMD社区-FPGA CPLD-ChipDebug

7系列MIG DDR3 SDRAM – PHY命令(mc_cmd)如何与ddr命令信号(mc_ras,mc_cas等)一起使用?

描述

7系列MIG DDR3 SDRAM控制器到PHY接口包括PHY命令总线(mc_cmd)以及DDR3命令信号(mc_ras,mc_cas,mc_we等)。为什么包含两个命令接口以及它们如何在PHY中使用?

7系列DDR3 SDRAM MIG PHY包括PHY控制模块,作为PHY内的主控制模块。它控制IN / OUT_FIFO和ISERDES / OSERDES之间的地址,命令和数据流,以及PHASER_IN和PHASER_OUT块的控制。校准逻辑(在校准期间)或存储器控制器(在正常操作期间)将PHY控制字发送到PHY控制块,同时将命令和数据(用于写命令)加载到IN / OUT_FIFO中。 PHY控制字定义了块将完成以执行DDR3 SDRAM命令的一组动作。

PHY控制字内的字段是PHY命令。 PHY按顺序操作命令。 PHY命令字段基于四个命令的序列是写入,读取还是非数据来设置。然后,PHY Control读取地址/命令和数据(用于写入)OUT_FIFO,并将相关数据传输到适当的IOI。存储器控制器“mc_cmd”信号在正常操作期间驱动PHY命令。

mc_ras / _cas / _we /信号由存储器控制器存储在地址/命令OUT_FIFO中,PHY控制块确定何时传输到IOI,表示是否为正在处理的命令断言信号(即,写,读,激活等)。

这些信号中的每一个都是4位,因为地址/命令信号必须具有四个存储器时钟周期的值(每个PHY_Clk周期需要四个存储器时钟周期)。

附加信息

– 请参阅ug586_7Series_MIG(DDR3 SDRAM存储器接口解决方案>核心架构> PHY)中的PHY部分。

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