时序设计助手 – 时序收敛和约束设置

6年前发布

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描述

一般答案记录，解释如何为时序收敛设置时序约束。

解

注册登记（PERIOD）相关

（Xilinx答复18877） – 13.1时序分析器/约束 – 使用FF（门时钟）进行除法电路会导致PERIOD分析出现问题
（Xilinx答复16717） – 12.1时序分析器/约束 – 不分析PERIOD约束
（Xilinx答复15833） – 12.1时序分析器/约束 – 如何在差分对的N侧添加PERIOD约束？
（Xilinx答复6905） – 12.1约束 – 如何在DLL / DCM / PLL / MMCM上应用PERIOD约束？
（Xilinx答复2586） – 12.1时序/约束，Virtex-4及更新和Spartan-3及更新 – PLL / DCM时序约束问题
（Xilinx答复14775） -12.1时序 – 时序工具如何找到两个相移/倍频时钟之间的关系？

输入输出（OFFSET）相关

（Xilinx答复31708） – 13.1时序分析器 – 当我在时序分析器中运行OFFSET分析时，我得到的结果与运行完整时序分析时的结果不同
（Xilinx答复29189） – 13.1时序分析器 – 为什么在OFFSET … HIGH时忽略DCM相移指定LOW？
（Xilinx答复7862） – 12.1时序约束 – 如何使用内部分频/倍频时钟指定CLOCK_TO_OUT / CLOCK_TO_PAD约束？
（Xilinx答复11589） – 12.1 NGDBuild / Constraint – “ERROR：NGD：635 – 规范”OFFSET = IN <time> ps <signal_name>“之前信号”<problem_signal>（for_INT）“无效……”
（Xilinx答复4508） – 12.1时序分析器 – 如何确定下游器件是否会有保持时间违规？（trce -s min）

时间异常（FROM：TO）相关

（Xilinx答复13920 ）12.1已知问题 – 时序分析器 – 我的FROM：TO约束拾取错误的路径（TNM）
（Xilinx答复34348） 12.x时序约束 – 如何从时序分析中排除跨域路径？

TNM与TNM_NET

（Xilinx答复17063） – 12.1已知问题 – 时序分析器/约束 – 当使用“NET”关键字指定主PERIOD约束时，将忽略派生的PERIOD约束

NET PERIOD与TIMESPEC期间

（Xilinx答复33765） -11.1时序分析器 – NET PERIOD时钟到达时间改变

时钟通过BUFGMUX驱动

（Xilinx答复20957） – 11.1发布说明 – 时序 – 时序仿真报告设置错误，但时序分析器报告一切正常
（Xilinx答复31276） – 11.4时序分析器 – 报告的时钟偏差不正确
（Xilinx答复32445） – 11.1已知问题 – 时序 – 与BUFGMUX上的输入时钟相关的错误时序分析
（Xilinx答复15807） – 12.1已知问题 – 时序分析器 – 时序报告使用BUFGMUX在触发器之间的全局时钟上存在非常大的时滞

TPSYNC

（Xilinx答复33904） – 11.3 TRCE /时序分析器（部分） – FROM：到TPSYNC不能按预期工作

优先

（Xilinx答复29242） – 12.1发布说明，时序分析器 – PCF中的约束顺序可以产生不同的时序分析

抖动/不确定性

（Xilinx答复24217） -13.1时序 – 抖动信息主记录
（Xilinx答复31087） – 12.1时序分析器 – 为什么时序分析器显示我没有时钟不确定性？
（Xilinx答复10167） – 12.1时序 – 时序分析器是否考虑了DCM / DLL / PLL / MMCM的输出抖动？（时钟不确定性）
（Xilinx答复23710） – 12.1 TRCE /时序分析器 – 由于已针对Virtex-4（和更新）器件表征了DCM抖动和相位误差，如何计算时钟不确定性？

RAM相关

（Xilinx答复32756） – 11.4时序分析器/ Trce，Virtex-5 – 针对Block RAM分析的额外路径（通过Block RAM的地址引脚的额外延迟）
（Xilinx答复32470） – 11.1已知问题 – 时序分析器 – 不分析通过Virtex-5 Block Ram的路径

IODELAY

（Xilinx答复35479） – 12.1 TRCE /时序分析器 – IODELAYE1 DATAOUT被视为同步输出
（Xilinx答复32707） – 12.1时序分析器 – IODELAY最小值，最大延迟信息

GTP，MCB，PCIe

（Xilinx答复30449） – 12.1时序分析器 – GTP – REFCLK的PERIOD约束如何通过GTP_DUAL磁贴传递？

跨时钟域分析

（Xilinx答复13752） – ISE时序和约束 – 如何约束时钟域交叉路径

语法相关

（Xilinx答复3753） – 12.1约束 – UCF到PCF的转换示例（PERIOD，FROM：TO，LOC，RPM）
（Xilinx答复2449） – 12.1约束/时序 – 用于设计布局和时序约束的基本用户约束文件（UCF）语法示例

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