MIG Spartan-6 MCB  – 读取延迟-Xilinx-AMD社区-FPGA CPLD-ChipDebug

MIG Spartan-6 MCB – 读取延迟

描述

MIG设计助手的这一部分侧重于Spartan-6 MCB设计的读取延迟。请参阅下文以查找与您的特定问题相关的信息。

注意:本答复记录是Xilinx MIG解决方案中心(Xilinx答复34243)的一部分 。 Xilinx MIG解决方案中心可用于解决与MIG相关的所有问题。无论您是使用MIG开始新设计还是对问题进行故障排除,都可以使用MIG解决方案中心来指导您获取正确的信息。

读取延迟是从用户界面接受读取命令的点和接收到读取数据的时间点开始测量的。以下是几个可以改变读取延迟的参数:

发出读命令之前管道中已有的命令数

是否需要发出ACTIVATE命令才能打开新的bank / row

是否需要发出PRECHARGE命令以关闭先前打开的Bank

存储器的具体时序参数,例如TRAS和具有总线时钟频率的TRCD

可以中断命令,并且在发出周期性AUTO REFRESH命令时可以强制关闭存储体/行

CAS延迟

有关时钟周期中的特定值以及Spartan-6 MCB设计的读取延迟的进一步说明,请参见“ Spartan-6 FPGA内存控制器用户指南” (UG388)部分“读取延迟”。

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