时序分析器/ TRCE  – 如何在时序分析中计算时钟偏差?-Xilinx-AMD社区-FPGA CPLD-ChipDebug

时序分析器/ TRCE – 如何在时序分析中计算时钟偏差?

描述

在分析建立/保持时间时,时序分析器会考虑时钟偏差。

Clock Skew如何计算?

时钟偏移是源(SRC)时钟路径和目标(DST)时钟路径之间的延迟差。

粗略计算是Clock Skew = DST时钟延迟 – SRC时钟延迟。

为了执行最坏情况分析,定时工具使用SRC和DST时钟路径的最大和最小延迟数的组合。

设置分析使用最小时钟偏差:

SKEW 设置 =最小值(DST时钟延迟) – 最大值(SRC时钟延迟)

保持分析使用最大时钟偏差:

SKEW 持有 =最大(DST时钟延迟) – 最小值(SRC时钟延迟)

然而,上述等式为时钟偏差引入了悲观因子,该时钟偏差来自SRC和DST时钟路径的公共段。

在同一条路径上执行(最小延迟 – 最大延迟)或(最大延迟 – 最小延迟)是没有意义的,并导致过度悲观的时钟偏差。

因此,需要从时钟偏移计算中去除SRC和DST时钟路径的公共段。

因此,两个时钟路径转移的公共节点(CN)成为计算时钟路径延迟的起点。

clock_skew_common_node.jpg

因此,时钟偏差的最终方程式如下。

SKEW 设置 = Min(从CN开始的DST时钟延迟) – 最大值(从CN开始的SRC时钟延迟)

SKEW 持有 =最大值( 从CN开始的 DST时钟延迟 ) – 最小值( 从CN开始的 SRC时钟延迟

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