时序分析器 – 在变量模式下使用IDELAY时不需要OFFSET IN-Xilinx-AMD论坛-FPGA CPLD-ChipDebug

时序分析器 – 在变量模式下使用IDELAY时不需要OFFSET IN

描述

OFFSET IN Constraint用于分析I / O时序,并可通过运行静态时序分析来确定I / O接口的最大速度。

在某些情况下,DPA(动态相位对齐)通过在可变模式下使用IDELAY包含在设计中,并且它可以增加最大接口速度。

OFFSET IN约束是否适用于此类配置?

静态时序分析(STA)根据RTL或网表中指定的延迟抽头值执行IDELAY组件的最坏情况时序分析。

它只能在IDELAY用于固定模式时仿真此行为。

当IDELAY在可变模式下工作时,延迟抽头会实时动态校准。

STA无法预测延迟值,STA结果不能反映接口可以实现的实际性能。

因此,在这种情况下,没有必要使用OFFSET IN来检查接口时序。

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