MIG v3.6-v3.7，Virtex-6多路控制器 – 所有FF1760封装的默认存储区选择导致MAP错误

描述

对于使用默认存储区并且针对FF1760包的特定多控制器设计，存在MIG GUI问题：

• XC6VLX550T-FF1760
• XC6VLX760-FF1760
• XC6VLX550TL-FF1760
  要么
• XC6VLX760L-FF1760

问题是MIG在默认存储区选择中为数据组选择了四列，这导致MIG生成无效的引脚输出。

MAP中出现以下错误：

错误：位置：905 – 由区域时钟网<2 >>驱动的组件无法放置和路由，因为位置限制导致时钟区域规则被违反。

此问题仅发生在多控制器设计的特定方案中; DDR3 SDRAM控制器设计频率为400 MHz或更低，存储器部件类似于以下内容：

• x4组件，数据宽度为72
• x8组件，数据宽度为144
• RDIMM，其基本部分是x4，数据宽度为72

单控制器设计没有问题。

例：

GUI中选择了三个控制器，一个是DDR3控制器，另外两个是QDRII +控制器。

对于DDR3控制器，频率为2500 ps，选择的存储器部分为MT18JSF51272PZ-1G4。

在这种情况下，默认情况下将在四列中选择数据组，并且生成的引脚输出将无效。

在实现生成的设计时，它将在MAP中失败。

解

要解决此问题，请重新生成MIG设计并手动选择库。

您可以通过选择Bank选择屏幕上的“取消选择Bank”，然后手动输入Bank来完成此操作。

手动选择Bank时，不会发生问题。